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本项目的目标是设计一个10bit 2Msamples／s采样速率的模数转换器(analog-to-digital converter，简称A／D)IC芯片。 随着计算机技术、信号处理技术、微电子技术的快速发展，不断涌现出新的先进的电子系统。在过去二十年里，数字集成电路技术的迅猛发展带来了前所未有的高复杂信号的处理能力。这些系统可广泛地应用于处理连续时间信号，包括语音、医学成像、声、雷达、电子对战、仪器、消费电器、远程通讯(地面和卫星)等，而这些系统成功的关键因素之一就是电子系统的前端部件——A／D取得了长足的进步(A／D把连续时间信号转换成离散时间、二进制编码的数字信号，便于后级精确的数字信号处理)。一般而言，大量需要数字化的信号要求有各种不同结构、不同分辨率、不同采样率的A／D数据转换器来实现。 在比较了各种模数转换器的结构和优缺点之后，本项目决定采用流水线式(pipelined)的电压型结构。它采取10个相同的处理单元级连，每个处理单元对所输入的模拟信号进行量化，输出一位数字信号，并把经该级处理后剩下的量化噪声信号传入下一处理单元，如此下去，直至最后一个处理单元。在该结构的A／D中，虽然每个模拟信号需经过10个时钟周期才转换成完整的数字信号，但A／D的吞吐率(throughoutput)却很高，几乎与它的时钟频率相等，属于高速A／D。 模数转换器的内部电路包括基准源、降压模块、抽样／保持电路单元、高精度的1 bit比较器、倍乘作差单元等模拟电路模块，以及寄存器组、选择器等数字电路模块，属于数模混合电路。由于本设计对数字电路部分的性能要求较宽松，而且电路结构相对简单，所以采用和模拟电路设计一致的设计方法，即：使用原理图输入设计，全定制编辑版图，对版图进行DRC，LVS以及后仿真验证。使用的是Cadence中的一系列CAD工具。 本设计是采用无锡华晶上华半导体有限公司的0.6μm双阱(twin well)、双多晶硅(double poly)、双金属(double metal)的5伏标准CMOS工艺实现的。芯片共28个管脚(PAD)，包括PAD的面积为2.050mm×1.950mm=3.9975mm~2。 该A／D的微分线性误差(DNL)和积分线性(INL)误差分别为0.7LSB和1.5LSB，而一般A／D产品的DNL＜0.5LSB，INL＜1LSB，故该A／D还有待改进。