本课题来自一款16位高性能低功耗数字信号处理器FT-C55LP的自主正向设计,其设计目标是各项技术指标与T(ITexas Instruments)公司的TMS320C55x DSP相当。而本文重点对其中两个运算单元——位处理单元和双乘累加单元进行自顶向下的设计和自底向上的验证。本文首先对FT-C55LP的CPU结构进行全面而系统的研究,并在深入分析所有与位处理单元和双乘累加单元相关指令的基础上,分别对两者进行功能设计和总体设计。位处理单元由特殊位域处理器和移位位处理器两个子单元构成。特殊位域处理器是为实现位域压缩、位域扩展、位计数和指数提取等专用指令而特别设计的专用硬件电路,利用一些专门设计的压缩器、扩展器、选择器等,巧妙地实现了各种专用特殊位域处理指令。移位位处理器就是移位器,本文提出了一种改进型多功能全译码40位桶形移位器,继承了传统移位器的优势,完成了FT-C55LP所需的全部算术、逻辑、循环以及双移位等移位功能。此外,通过实现并行的移位溢出检测机制与饱和处理,大大地提高了系统并行性、降低了功耗,并且为了保证运算精度实现了可控的舍入操作。双乘累加单元包括两个可以并行的、结构和数据通路都类似的乘累加器,每个乘累加器都能在单周期完成一次17x17位的乘法与一次40位的加/减法。本文在深入研究快速乘法器的关键技术以及各种乘累加单元的实现结构的基础上,采用改进的基4布斯算法和带修正符号位的有限符号扩展技术,以及华莱士树算法的变体(3-2压缩和4-2压缩混合使用),最终实现了一款高效的双乘累加单元,其中特殊的符号位修正技术,为并行乘法溢出检测与饱和处理的提供了必要条件。此外,通过对算法的优化,巧妙地实现了可选的舍入运算,节省了资源,提高了系统并行性,减少了单指令执行所需的时间,降低了系统功耗。另外,本文从子系统级验证完整、功能验证完全、数据验证完备的角度出发,制定了细致而全面的测试方案,然后借助Modelsim仿真工具,严格按照测试方案,分别对两个运算单元进行了功能仿真,得到正确的仿真结果,并借助Modelsim的高级仿真工具Code Coverage进行了代码覆盖率分析,效果比较理想。最后采用Design Compiler综合工具和SMIC的0.13um CMOS工艺库,在1.2V工作电压、25℃工作温度和200MHz工作频率下,对两个运算单元及其子单元进行了逻辑综合,综合结果满足要求。