随着我国空天技术进入高速发展的关键时刻,对自主设计的高性能抗辐照集成电路的需求愈加迫切。物理设计是集成电路逻辑设计和版图实现的桥梁,随着芯片规模增大,工艺尺寸的缩减,芯片电压降、电迁移、信号串扰问题越来越严重,而且芯片的抗辐照要求也给物理设计带来巨大的挑战。因此,研究先进工艺下,抗辐照芯片的物理设计具有重要的意义。FT-DMx抗辐照多核微处理器是一款用于视频图像处理的多核DSP SOC芯片,本文以其高性能DSP内核为设计对象,采用40nm抗辐照工艺,完成从Netlist到Layout的版图设计,实现400MHz的目标,并对物理设计流程中的关键步骤进行了详细分析与优化。首先,根据抗辐照芯片半定制设计方法,介绍了单元抗辐照加固技术,并分析了抗辐照单元库加固设计在面积、时序和功耗上的额外开销。在布局设计阶段,通过分析DSP内核的数据通路和逻辑综合特点,提出了几种布局规化方案以优化时序和减少拥塞。之后,以优化电迁移、电压降和拥塞为目的,进行了电源网络的设计和验证。在时钟树综合阶段,首先采用自动时钟树综合方法,对时钟驱动单元的选择和时钟树综合约束设置进行了详细分析与设计,并针对时钟Latency、Skew和时钟级数过大的问题,提出一种自动分区域时钟综合方法,对设计的多级门控进行优化和重构,将时钟Latency减少了33.4%、Skew减少了23.2%。针对SET对复位网络影响严重的问题,本文结合抗辐照单元库,提出了两种抗辐照加固方法,通过编写脚本的方式,对复位网络进行了加固。在布线阶段,通过布线层跳线和反偏二极管插入的方法消除了天线效应,并对设计的串扰进行了优化。最后对设计进了静态时序分析,并修复了设计的时序违反。本论文基于40nm抗辐照单元工艺,完成了对FT-DMx DSP内核的物理设计,模块规模为71万Instance,通过时序修复、设计规则检查和原理图与版图一致性检查满足了设计要求。最后芯片主频为400MHz、面积10025341.2μm2、功耗为1512.3m W,芯片电压降控制在5%以内。本文所涉及的芯片物理设计具有一定的特殊性,并且模块规模较大、工艺先进、时钟结构复杂,因此本文的相关工作将会对抗辐照芯片的物理设计具有参考意义。首先,本文提出的自动分区域时钟综合方法,对门控逻辑复杂、模块面积较大、单元数量较多和时钟结构复杂的设计,在减小时钟Latency、Skew和优化时序等方面具有很好的优化效果。另外,本文采用的复位网络综合流程和重新定义根节点的方法,将会对使用指定单元进行复位网络设计或其他类似网络设计具有很好的参考和借鉴作用。