随着移动电话、便携式多媒体播放器、IPTV等消费类电子和多媒体产品的日益普及,人们对多媒体设备提出了越来越多的要求,主要体现在三个方面:首先要求图像具有高清晰度、质感优美无噪声；其次要求芯片具备多功能、高性能、强稳定性以及低功耗等特性；最后要求产品设计周期短,更新换代快。　　 本文以IP重用设计方法学为基础,完成了一款H.264硬件解码器SoC设计工作。该SoC集成了嵌入式微处理器进行整机系统控制和任务调度,增强了SoC的使用灵活性；同时集成的视频解码引擎执行视频流解码工作,减少处理器运行负荷,提高系统解码质量并降低整机功耗。　　 H.264视频压缩标准中运动补偿、变化以及量化等过程均以块为基本单位,这种基于块的编码方式在码率较低时会出现块效应,降低图像质量。为了消除块效应,H.264标准中提出了环路滤波器。使用环路滤波器不仅能消除当前图像的块效应现象,还能避免图像作为下一帧的参考图像时引起的累积误差。　　 本文以减少存储器访问次数、减少滤波周期、流水线设计等为出发点,提出了一款高性能的滤波器硬件结构,最后完成了RTL(Register Transfer Level)级设计和仿真验证。此外,本文还设计了H.264解码器SoC系统中必要的功能模块,包括I2C总线接口、色度空间转换模块以及LCD接口模块,并完成了仿真验证。　　 整个设计采用Verilog HDL,语言描述,使用Mentor公司的Modelsim仿真工具进行功能仿真,并最后在Altera公司CycloneⅢ系列的FPGA上完成原型验证。通过实时的码流测试,证明了本系统能高效稳定地进行解码,图像清晰且无块效应。