进入21世纪,智能化、无人化的发展成为了当今世界发展的主流。无人机作为代替人类完成高难度任务的智能设备,在面对任务的复杂化、高难度化,对无人机的功能提出了更高的要求。随着无人机设计的复杂化,无人机设计的难点和重点也转化为无人机通信类专用芯片的设计上。而在芯片的设计上,随着工艺节点的降低、功能的复杂化以及时钟芯片工作频率越来越高,对芯片设计提出了新的挑战。时钟网络设计作为数字集成电路物理实现中最重要的一个环节,也需要在传统的时钟树综合（Clock Tree Synthesis,CTS）上提出新的时钟网络设计思路,实现最小化时钟偏移（clock skew）。同时尽可能减少驱动器插入数目,提高时钟树性能,为满足高频率低工艺上的时序收敛,节约时间、面积、功耗成本。针对14nm工艺主频时钟1.2GHZ无人机专用通信芯片,提出了一种区别于传统时钟树综合方式,高效的时钟树综合策略。并使用Cadence公司的Innovus工具完成布局布线工作,采用人为干预时钟树网络构建的方式,提出一种H-tree和clock mesh混合结构,通过顶层构建H-tree内部采用复制ICG（Intergrated Clock Gating Cell,集成式门控时钟单元）分点构建clock mesh（网格型结构）的方式来实现时钟树综合。根据ASIC芯片数据流走向设计了布图布局规划方案,在满足约束的情况下完成了布局规划,从布局结果来看,布图方案是满足时序面积要求而且整体横向纵向拥塞比例控制在1以内。然后根据时钟结构,规划了四个时钟等效点来构建时钟树,通过手动设置时钟树综合参数,编写clock spec文件,通过与传统时钟树对比,得到一个时钟偏移相对较小,插入驱动器数量大幅减少的时钟树结构。通过与传统时钟树综合的绕线结果进行对比,本文提出的分点时钟树综合策略能够将时钟偏移减小80%以上,时序得到改善,最大时序违例（WNS）和TNS（违例总和）都减小了81%之多。减少了时序迭代的次数,同时减少了31%的驱动器插入。从整体结果来看,本文提出的时钟树设计策略可以用于实际无人机通信芯片的设计,提升无人机通信质量。