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乘法器/乘累加器在数字系统中有着广泛的应用，是诸多数字系统数据通路中的重要算术运算部件，尤其在高性能微处理器、数字信号处理器、图形图像系统、科学计算以及某些特定数据处理设备中更是不可或缺的组成部分，有着举足轻重的地位，常常成为系统性能的瓶颈。在DSP等系统中，硬件实现的乘法器/乘累加器对性能的影响较大。在算法级、结构级、逻辑级、晶体管级、版图级等不同层次乘累加器都有丰富的研究内容。进行高性能乘法器/乘累加器设计研究有重要研究价值和应用前景。
优秀的EDA工具支持自顶向下基于标准单元库的综合实现，但通常对于以下情况，需要进行定制设计：非标准操作、高性能部件、库的开发。
本论文作为“高性能32位嵌入式处理器IP设计研究”课题的重要组成部分，对乘累加器进行了深入细致的研究。
本论文的主要工作如下：
1、研究了多种乘累加器算法和结构及其适用对象，分析了各种电路结构对乘累加器速度和功耗影响，对压缩树结构进行了深入的研究，提出了多种异或电路、全加电路、4-2压缩器的改进方案，并在中芯国际0.18um数字工艺下进行了性能评测。
2、完成了国内0.5um数字工艺下16×16+32乘累加器的设计PKU_MAC16，并进行了流片和测试。封装形式采用DIP格式，共有39个管腿。在安捷伦93K测试仪中显示功能正确，性能达到了预期目标。
3、完成了32×32+64位乘累加器PKU_MAC32的结构级代码描述，并通过综合和静态时序分析验证了新型全加器FA_new1结构和新型4-2压缩器comp4结构的有效性。
本论文的主要创新包括以下几个方面：
1、提出了两种新型的异或门结构—UPPL结构和CPPL结构。这两种结构能够同时产生异或和同或信号，具有较高的电平质量。其中CPPL结构在速度、功耗—延迟乘积等方面具有很好的性能。在中芯国际0.18um工艺下，在负载电容为10fF时，CPPL结构的功耗—延迟乘积指标分别比CMOS结构、wang94结构、Rad01结构、Egm03结构提高了140﹪、31﹪、134﹪、123﹪；速度分别提高了109﹪、120﹪、162﹪和—1﹪。
2、提出了三种新型全加器结构，将性能优异的CPPL结构应用在全加器的第一级，用于产生一对互补的同或—异或信号。三种结构都具有较好的电平质量。FAnew1结构在速度上比互补CMOS结构和FAEC结构分别有37﹪和8﹪的提高。FAnew3结构在速度上分别比互补CMOS结构和FAEC结构分别有34﹪和5.8﹪的提高。但两种结构的功耗—延迟乘积比FAEC结构有3﹪的增加。
3、提出了四种新型的高速4-2压缩器结构，这四种结构的速度、功耗、功耗—延迟乘积等指标都比较接近。与互补CMOS实现比较，它们都具有较高的电平质量，和较快的速度，但功耗有所增加。Comp1、comp2、comp3、comp4结构分别比互补CMOS结构在速度上提高了12﹪，8﹪，27﹪和25﹪。它们的功耗大约比互补CMOS功耗增加了128﹪。互补CMOS实现也具有相当的优势。设计者需要根据性能需求选择合适的电路实现。
4、针对二阶BOOTH算法产生的部分积最高位符号有些恒定为‘1’，在门级和晶体管级各提出了一种适应性4-2结构。通过分析可以推出，新结构可以在局部减少电路的晶体管数目，提高电路的速度，降低电路的功耗。