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随着“大数据”时代的到来，作为系统带宽瓶颈的I/O接口速率亟需不断提高。高速串行接口是当前提高接口速率的一种有效方法。本论文研究并设计了一款适用于多通道应用的低功耗5Gb/s串行接口收发器，主要成果如下:
(1)在系统架构设计方面，通过分析比较电流模和电压模输出驱动器的结构特点，分别设计了5Gb/s的大输出摆幅、低功耗高速串行预加重电流模发送器和去加重电压模发送器;通过对比多种结构的接收器时钟恢复电路，设计了一种大频率追踪范围基于数字二阶BB时钟数据恢复电路的高速串行接收器。
(2)在理论分析方面，系统分析了电压模输出驱动器的输出摆幅、去加重级数、和电源电流的关系，并得出了普适公式;拓展了二阶BB时钟数据恢复电路环路动态特性的分析理论，推导出了追踪范围、输入抖动容忍能力和锁定时的输出峰峰值抖动公式。
(3)在电路设计方面，将反向缩减和偏置电流滤波技术应用到高速串行电流模发送器设计中，在最大限度降低驱动器电流的基础上提高其抗共模噪声能力;分别提出了高精度、大范围阻抗校正电路，基于自偏置运放的稳压器和加速电平转化的边沿驱动器，以提高串行电压模发送器的信号完整性;提出了针对高速串行接收器的新型对称锁存器、BB时钟数据恢复电路数字控制器和交流耦合结构的相位插值器输出调理电路，以增强其锁定和追踪性能。
(4)在版图和PCB设计方面，按照IP设计的要求设计了极紧凑的高匹配性发送器、接收器版图;设计了高信号和电源完整性的5Gb/s高速测试PCB。最终，本论文采用SMIC65nm工艺对所设计的收发器进行了流片验证。其中，电流模和电压模发送器的核心面积分别为0.057mm2和0.085mm2，2.5Gb/s时输出数据RMS抖动分别为7.85ps和16.92ps;5Gb/s时的输出抖动分别为6.70ps和19.36ps，总电流为30.9mA和16.5mA。接收器的核心面积为0.082mm2，在2.5Gb/s和5Gb/s时的频率追踪范围高达6600ppm和6000ppm。5Gb/s时接收器通过了抖动容限测试，功耗为40.68mW。整个系统环回测试的误码率可达10-14。测试结果表明，收发器在2.5Gb/s和5Gb/s下均工作正常，主要性能表现优异。