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Reed-Muller码是穆勒(D.E.Muller)和里德(L.S.Reed)于1954年提出的，它是研究最早的线性分组码之一。几十年来，广大的译码学者们对Reed-Muller码进行了广泛的研究。Reed-Muller码以其低译码复杂度的特点在实际应用中使用的非常广泛。先进广播系统——卫星(AdvancedBroadcastSystem-Satellite,ABS-S)是我国具有自主知识产权和具有中国特色的直播卫星传输技术，它可以保证电视节目传输安全的传输技术标准。在ABS-S标准中采用Reed-Muller码对调制方式和码率进行编码，所以在ABS-S信道解调芯片中为了得到本帧的调制方式和码率，必须对其进行译码。 本论文设计的Reed-Muller码译码器应用于ABS-S信道解调芯片中。论文的主要内容如下：第一章介绍Reed_Muller码的研究背景，数字通信系统的结构，信道编码的基本原理及其在现代通信领域的实际应用，最后将ABS-S标准与DVB-S2标准做了简要的对比分析。第二章对Reed-Muller码的编译码原理进行了较为深入的研究。第三章研究了ABS-S标准中的编码算法，然后在第二章的理论基础上确定ABS-S信道解调芯片中Reed-Muller码的译码算法。第四章对Reed-Muller码译码器进行了VLSI实现并对综合结果进行分析。第五章对该译码器进行FPGA原型验证。 本设计的主要工作为：使用C语言搭建行为级模型，模拟了ABS-S标准中Reed-Muller码的编码及ABS-S解调芯片中的译码过程，功能仿真结果证实所选用的译码算法完全符合ABS-S信道解调芯片的设计要求。然后对Reed-Muller码的译码器进行了硬件实现，使用VerilogHDL硬件描述语言编写RTL级代码，然后利用Cadence公司的NC-Verilog仿真器对其进行功能仿真，将仿真结果与使用C语言搭建的行为级模型的仿真结果进行对比，其结果与定点仿真结果完全一致。调用SMIC的0.13μm工艺库，使用Synopsys公司的综合工具DesignCompiler对该译码器进行了综合，得到门级网表文件。时钟频率为100MHz，门数为75993门，面积为0.51mm2，动态功耗为8.7383mW。最后，利用Xilinx公司的Virtex-4系列FPGA对所设计的Reed-Muller码译码器模块进行了原型验证。