时钟产生电路是集成电路系统中不可或缺的模块,时钟质量的好坏直接决定系统的整体性能。相对于锁相环,延迟锁相环(Delay Locked Loop,DLL)具有更快的锁定速度、更优的时钟抖动性能以及更好的环路稳定性等特性,广泛应用于时钟产生电路。基于此,本文设计了一种应用于时钟发生器的延迟锁相环,主要工作如下:首先,在分析讨论DLL的工作原理、小信号模型和噪声传递模型的基础上,根据系统性能指标确定DLL的环路带宽和关键模块电路的参数,分析各模块电路的非理想特性和噪声特性,给出减小系统输出时钟抖动的设计方法。其次,采用高阶温度补偿技术和低压差线性调整器(Low Dropout Regulator,LDO)技术设计了一种高电源抑制比高阶温度补偿的带隙基准电压源。仿真结果表明,在-40?C~125?C温度范围内,所设计的带隙基准电路的温度系数为2.36ppm/?C,在低频处的电源抑制比为-125.63dB。第三,优化DLL各子模块的电路结构。对于鉴相器,通过在复位路径增加延时Buffer来消除鉴相死区,同时改进或非门结构使得两反馈信号到达输出端延时相同。对于电荷泵,采用带虚拟开关管的电流轮式主体电路抑制电荷注入等非理想效应的影响,采用带电流补偿的偏置电路和负反馈电流补偿电路来提高电荷泵充放电电流的匹配度。对于环路滤波器,通过增加初始化电路来避免系统在工作频率范围内发生错误锁定,加快系统锁定速度。对于压控延迟线,采用LDO供电,减小电源电压波动对工作频率范围和输出时钟信号抖动性能的影响,有效地提高了压控延迟线的电源噪声抑制能力。最后,基于所设计的DLL子电路以及SMIC 0.18μm CMOS工艺,设计了一种DLL。当电源电压上叠加摆幅为100mV@1MHz的动态电源噪声时,DLL的锁定频率为500MHz~800MHz,锁定时间小于0.4μs,锁定误差小于5.5ps,时钟抖动小于6ps,占空比误差小于1%,功耗小于6mW。