近年来,随着生物医疗、物联网（Internet of Things,Io T）、可穿戴设备以及无线传感网络等领域的蓬勃发展,集成电路占据了很大一部分市场。芯片的功耗和能耗成为工业界与学术界日益关注的焦点之一。近/亚阈值电路设计通过降低电源电压来降低电路功耗,使系统功耗下降,这在低功耗设计中是一个很大的优势。超大规模集成电路设计通常采用基于标准单元库的半定制设计方法,标准单元库的优劣直接影响到芯片的性能。然而传统代工厂提供的标准单元是在超阈值电压下设计,若不进行优化则在低电压下,其性能与鲁棒性恶化严重。所以如何在近/亚阈值区有效地提高标准单元的性能与鲁棒性是近/亚阈值芯片设计的关键之一。本项研究主要针对近/亚阈值标准单元,探索现有标准单元库的局限性,提出面向近/亚阈值区的高性能高鲁棒性标准单元设计方法。研究内容主要包含以下几个部分:1.近/亚阈值电路理论研究:通过将电源电压降低到近/亚阈值区可以有效的降低电路的功耗,但会带来电路性能下降等问题。本文对近/亚阈值区电路的理论进行研究,分析近/亚阈值区电路的电压-电流特性,开关电流特性等,深层次探讨纳米级效应对电路性能的双向影响。归纳总结近/亚阈值电路设计的关键与需要解决的难点重点等。2.高鲁棒性半堆叠式标准单元设计:近/亚阈值电路在降低电路功耗的同时,也需要着重考虑电路的鲁棒性。为此,本文结合施密特触发电路与布尔逻辑,提出了一种高鲁棒性标准单元设计方法。利用施密特触发原理改进标准单元逻辑门,实现基于施密特触发逻辑的P型与N型半堆叠式标准单元。采用反向窄宽度效应与最小宽度尺寸调节方法,实现最小宽度多指标准单元电路的版图,最后在台湾积体电路制造有限公司（Taiwan Semiconductor Manufacturing Company,TSMC）65 nm工艺下设计标准单元完备集电路。3.近/亚阈值复杂逻辑门与运算电路设计:异或同或电路与全加器是许多数字运算芯片的基础,其性能优劣对运算芯片的性能提升至关重要。本文主要从现有的同或异或电路和非全摆幅全加器入手,分析其在低电压下的阈值损失机理。结合施密特触发逻辑、传输管逻辑、传输门逻辑与摆幅恢复逻辑,提出一种混合传输逻辑的异或同或电路与全加器电路。采用对称式设计同或异或电路,使其可产生同步的异或同或信号作为全加器的后级输入,减少电路输出毛刺,提升电路稳定性与可靠性。4.近/亚阈值标准单元库的构建与验证:基于本文提出的半堆叠式标准单元电路,在TSMC 65 nm工艺下构建一套小型标准单元库。使用Synopsys公司的Liberty NCX工具对标准单元电路重新特征化,提取时序参数构建时序库;Cadence公司的Abstract与Milkyway等工具对标准单元电路进行物理参数提取,构建物理库。最后采用ISCAS基准测试电路与Camellia算法芯片验证平台对标准单元库进行验证,分析功能、功耗、延时和面积等性能,并完成Camellia算法芯片的后端物理实现,进一步验证设计方法的可靠性。本文在一定程度上提高近/亚阈值标准单元电路的性能与鲁棒性等,在超大规模集成电路半定制芯片中,既使芯片满足性能要求,又能实现单元库的可复用性,为集成电路后端物理设计提供便捷。