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串行传输由于在高速数据传输下稳定可靠,且节约成本,而得到广泛应用。然而系统内部的处理仍然采用并行方式,这样一来并串转换SerDes(Serializer/Deserializer)芯片在高速数字通信系统中就起到非常重要的作用。随着传输速率的不断提高、接口电路的不断发展,串行通信系统中对SerDes芯片的性能要求也越来越高,比如高速、低功耗、低电压等。具体到SerDes芯片的设计上,随着速率的增加,在带宽、时序裕度、多工艺角下的指标保证等方面也带来了挑战。本文设计了一款基于国产130nm CMOS工艺的5Gbps低功耗10:1并串转换(serializer)芯片,该芯片能接收十路500Mbps并行数据,输出一路5Gbps串行数据,主要由时钟接收、分频器、十路并行数据接收、PRBS、5:1、2:1、串行数据发送等模块组成。其中5:1模块采用多相结构,将5路500Mbps并行数据转换成1路2.5Gbps串行数据;2:1模块则采用树形结构,将两路5:1模块输出的2.5Gbps数据转换成1路5Gbps数据。芯片整体面积为1.5mm*1.2mm,功耗为34.8mW。本文的具体研究内容和创新点主要体现在以下两方面:1、在2:1模块中采用定制化的多级latch结构,保证了数据与时钟的时序裕度。2:1模块输出数据的采样节点为频率最高节点,对时序要求严格,因此2:1模块的前级采用两路定制化的多级latch结构,后一级采用树形结构。第一路序列由2个latch组成,第二路序列由3个latch组成,经过两路序列的数据相位由时钟边沿决定,且树形结构采用时钟选通数据。采用此种两级结构的2:1模块保证了时序仅与时钟相关,无需buffer进行相位调节,从而避免了不同工艺角、温度下的相位偏差,达到足够的时序裕度。2、芯片中增设了 PRBS源模块,利用该模块提供的10路并行输入数据,实现芯片的自检功能。采用核心电路由D触发器和异或门组成的定制化复用结构,将PRBS7序列以十路并行方式循环输出,经过并串转换后的串行数据即为PRBS7序列,从而实现芯片自检。芯片目前已完成设计并流片,在此基础上设计了基于Xilinx KC705开发板的专用测试板,实现了芯片自检功能的测试,测试结果表明,PRBS、时钟接收、分频、5:1、高速2:1等核心模块均正常工作且满足时序要求,实测功耗为34.8mW。