随着集成电路生产工艺日益发展,集成度不断提高,基于总线SoC架构的诸多弊端日趋突出,片上网络架构应运而生。伴随着片上网络蓬勃发展,单芯片面积和晶体管门数也呈现出增大的趋势。然而与此同时,芯片在制造过程中产生的缺陷也随之增多,在使用过程中由于材料老化、电迁移、压力迁移、电介质击穿、热载流子注入,负偏压温度的不稳定性等失效因素也导致缺陷的增加。为了提高芯片的可靠性、良品率,延长芯片的使用寿命,容错方法在现代片上网络设计中显得尤其重要。本文在对NoC中的容错模型进行深入研究后,提出了一种容纳片上网络中双向链路的任意一条失效链路以及20通径细粒度路由器中任意一条失效通径的容错模型,该模型不仅能够容纳NoC中处于中间位置的失效链路和失效路由器通径,而且还能够容纳NoC中处理比较复杂的位于边界和角落的失效链路和失效通径。仿真结果表明,本文所提出的容错在链路和路由器通径的失效概率在2%时(失效链路平均7.2条,失效路由器通径平均40条),还能取得约93.3%的IP使用率基于容错模型,本文提出了一套部分自适应性的容错性路由算法,每个路由器只需存储40比特路由信息。该路由算法在尽量以最短路径传递数据的同时,还具有免死锁、活锁和饥饿等性质。分析结果显示该路由算法具有较强容错能力、可重构性和易扩展性等特性,及较高的网络吞吐率。测试是集成电路生产的必要环节,是容错性设计得以实现的前提。本文在综合介绍NoC中各模块故障模型和测试方法的基础上,整合了一套集测试路由器中FIFO,交换开关多路选择器和20通径以及路由器间链路的测试方法。通过合理的安排测试方法和步骤,用较小的测试硬件资源开销完成NoC的测试工作。结果表明：测试电路总面积占NoC中路由器总面积的比率随着NoC的扩大,呈现出减小的趋势。性能是NoC设计的重要指标之一,并且在考虑跟容错相关的良率及时间稳定性后其性能特性会有所变化。本文从处理器的粒度出发,提出的一种片上网络综合性能评估准则。通过多核处理器平均可达到性能、良品率和随时间稳定性进行理论建模与量化估计,综合评估多核处理器在考虑良品率和时间稳定性时的综合性能。并以指导片上网络高层设计或评估现今研究成果。分析结果显示出,在给定NoC总面积和一定的应用下,取得最高性能的NoC网格结构为3X3；然而考虑良品率也作为综合性能评估指标时,4x4的网格结构变为最优；当进一步考虑时间稳定性时,5x5或6x6网格的综合性能要更加高点。