本论文的课题是千兆以太网MAC控制器IP软核的设计研究。完成了10M/100M/1000M以太网MAC控制器的设计及AHB总线从模块接口的设计,最终实现了一个基于AHB总线接口的千兆以太网MAC控制器IP软核,并完成了IP核的仿真、测试及FPGA验证。本文按照TOP_DOWN的设计方法,在确定系统架构方案后,对各个模块之间的接口信号及交互方式进行了详细设计,然后确定了模块内部控制通路和数据通路的微架构,最后使用Verilog语言对各模块进行了具体的实现。对模块实现中所涉及到的协议和算法,如CSMA/CD算法、CRC算法、HASH算法及AHB协议等做了分析,并给出了其硬件实现方法。本文设计了简化的AHB总线从模块接口,支持32位数据位宽和单个读写、固定长度突发传输两种模式。在Verilog底层实现时,遵循可综合的编码风格,并综合考虑面积、性能及健壮性等因素,在满足性能要求的前提下,实现了一款稳定、灵活、资源消耗少的MAC控制器IP核。最后,搭建功能测试平台和FPGA原型验证平台,使用Modelsim完成功能仿真,使用Quartus II 8.0工具完成综合与布局布线,最终下载到Altera公司的EP2S60 FPGA开发板上进行硬件测试,充分验证了设计的正确性和实用性。本文的创新点在于:在以太网MAC控制器IP核的缓存设计中,提出了一种读指针可载入的多模式异步FIFO设计方法,并将其应用于缓存结构中。实现了帧在缓存中连续存放,同时亦能够方便的实现帧重传和错误帧丢弃的功能,从而改进了现有MAC控制器缓存结构中缓存利用效率低或灵活性差的不足。