随着集成电路朝着高密度、高速度、高可靠性的方向发展，电路间的数据传输已显得十分重要，由于传统并行接口技术受串扰和时钟同步问题的困扰己不能满足日益增长的高速数据传输要求，以Serdes接口为主的串行通信技术利用差分对传输方式和时钟数据恢复方法巧妙地解决了并行接口技术中面临的串扰和时钟同步问题，从而使数据传输速率得到极大地提高，逐步成为一种通用的高速IO接口标准。对这类芯片测试技术的研究也就显得具有现实意义。但随着半导体的技术的高度发展，片上晶体管的集成度达到较高的水平，越来越多的IP核被集成到同一片上。给测试带来更加严峻的挑战和迫切的要求。另外，加上工艺本身不完备带来的问题，为保证芯片高质量测试，必须进行全速测试，这就对测试机台和测试板Loadboard的设计和制造提出更高要求。　　 针对上述问题，本论文对基于ATE(Automatic Test Equiment)测试机台Verigy93000测试具有高速Serdes接口的芯片技术进行了研究。　　 论文首先介绍了国内外集成电路产业及其测试产业的发展状况，并讨论高速Serdes接口广泛应用及对ATE测试挑战。介绍了抖动、噪声测量及分析理论中的基础知识和根源机理，并从概率密度函数方面分析了抖动、噪声及误码率BER之间的关系。然后论文从频域方面对PLL系统单元进行分析，并具体分析Serdes链路中各个子系统、信道的特性及它们中抖动、噪声和信号完整性产生的机理。随后，论文针对ATE93000测试系统架构及其PS3600、PS HX板卡性能参数做了简要的概述，并对其SmarTest软件环境进一步介绍。接下来针对测试板Loadlboard的设计进一步研究分析。　　 最后，在2.5Gbps速率下，利用ATE测试机台对高速Serdes接口测试技术进行了研究分析，且制定相应的测试方案。并对抖动、眼图、抖动容限、及其它测试数据进行分析比较，对于高速Serdes接口测试进行了总结，并对下一步的工作指明了方向。