随着功率集成技术的不断发展,横向双扩散金属氧化物半导体场效应管（Lateral Double-diffused Metal Oxide Semiconductor,LDMOS）因其具备高击穿电压、大驱动电流等优势,已在功率集成电路中普遍使用。然而,随着功率集成电路对器件性能的要求越来越高,传统体硅LDMOS器件受限于硅材料的理论极限,器件的特征导通电阻难以进一步降低。绝缘体上硅（Silicon On Insulator,SOI）技术在器件的顶硅和衬底之间设置埋氧化层（Buried Oxide,BOX）,由于氧化层的耐压能力强,给进一步降低LDMOS器件的特征导通电阻创造了空间,因此研究SOI基LDMOS器件具有重要意义。论文设计了40V薄膜SOI基LDMOS器件。首先,基于计算机辅助设计（Technology Computer Aided Design,TCAD）软件建立了器件仿真模型,随后设计顶硅和埋氧层厚度、场板结构、N阱和漂移区的注入剂量等,分析发现使用较薄的埋氧化层和顶硅可以明显提高器件的击穿电压,源极场板结构则进一步增强了器件的耐压能力,通过选择合适的漂移区浓度可以在击穿电压与特征导通电阻之间取得理想的折中效果。之后,研究器件的可靠性,发现最坏应力下热电子注入场氧化层和源极场板末端会使得器件发生严重的线性漏电流退化,适当改变源极场板的长度可以改善器件的热载流子注入效应;开态下器件内部的kirk效应以及寄生三极管开启会使得器件的维持电压和开态击穿电压偏小,在器件的漏极添加N型缓冲层可以拓宽器件的安全工作区,优化器件的静电放电响应曲线。根据以上对于器件的结构设计以及可靠性研究,确定了器件最终结构和工艺参数,并进行了流片及测试。测试结果表明:40V薄膜SOI基LDMOS器件的阈值电压为1.28V,击穿电压为59.17V,特征导通电阻为20.15mΩ?mm2,开态击穿电压为44V,最坏应力条件下阈值电压最大退化量为1.98%,特征导通电阻最大退化量为9.77%,传输线脉冲（Transmission Line Pulse,TLP）测试下的二次击穿电流为2.17×10-3A/μm,达到了预期指标。