论文部分内容阅读
随着物联网的飞速发展，物端系统中主控芯片的选择成了大家所关注的热点，人们既希望主控芯片具有较高的性能，能够处理复杂的数据运算，又希望其功耗能够尽量降低。因物端设备需时刻感知周围环境而处于常开状态，故随着主控性能的提高其功耗也越来越高。 本文在基于单核的低功耗设计前提下，利用硬件解耦的方法，搭建了一个双核SOC系统，该系统包含一个系统核和一个感知核，核间采用串行总线相连。系统核平时处于休眠状态，负责复杂数据运算和web通信;感知核平时处于常开状态，负责传感器数据的采集;当需要进行复杂的数据处理或大量的数据转发时，感知核唤醒系统核工作，由此来达到性能和功耗的要求。本文的主要贡献包括: (1)系统核的设计。系统核处理器采用OpenRISC1200，五级流水，哈佛架构;包含一级cache，支持硬件MMU，外部中断;片内采用wishbone总线互联;内存采用外部SDRAM作为内存介质;本文通过完成系统核SOC结构设计，仿真平台，FPGA硬件验证平台搭建，完成了其功能的验证;通过对总线带宽的扩展以及VGA控制器模块的改进使VGA分辨率达到800X60060f/s稳定输出，实现了性能的提升;对于系统核的低功耗设计在RTL设计上主要采用了门控时钟;通过测试，在xilinx ML501板卡上，最高频率大约为160MHZ，实际测试时主频为60MHZ，系统核唤醒时总功耗为5.408W，休眠时总功耗为0.583W。 (2)感知核的设计。感知核处理器采用基于RISC-V的处理器核，三级流水，哈佛架构;支持外部中断;片内总线采用AMBA4.0总线互联;存储采用内部SRAM作为存储介质，包含丰富的外设，用于与外部传感器相连;本文通过完成感知核SOC结构设计，仿真平台，FPGA硬件验证平台搭建，完成了其功能的验证;对于感知核的低功耗设计主要采用了门控时钟;在xilinx的zedboard上测试，其最高频率大约为80MHZ，实际测试时主频为20MHZ，总功耗为1.943W。 (3)系统级低功耗SOC设计。在完成了感知核和系统核的设计及验证后，通过串行总线将系统核和感知核互联，完成核间通信。休眠模块的设计，实现了通过感知核完成系统核休眠和唤醒状态的切换，从而实现整体SOC系统在满足性能需求的同时降低系统的功耗。通过调研，我们发现系统核唤醒和休眠时间比约为1∶4，经过计算，我们得出异构SOC总功耗大约为3.117W，与(1)中系统核常开时相比较，实验表明整体功耗下降了43％左右。