随着国际互联网络的迅猛发展，网络应用的不断丰富，Internet已经从最初以学术交流为目的而演变为商业行为，网络安全性需求日益增加，高速网络安全保密成为关注的焦点，在安全得到保障的情况下，为了满足网速无限制的追求，高速网络硬件加密设备也必将成为需求热点。另一方面，IPSec协议被广泛的应用于防火墙和安全网关中，但对IPSec协议的处理会大大增加网关的负载，成为千兆网实现的瓶颈。本文便是针对上述现状，选取IPSec协议的重要组成部分AES加密机制进行基于高性能FPGA的研究实现。AES是新一代的加解密标准，公布至今已有许多相关的研究，但大都集中在无反馈方式，密钥也只支持单一的128bits。本文设计和完成了一套简洁紧凑的AES系统，密钥支持128bits、192bits和256bits，同时支持ECB工作模式和CBC工作模式。文中对AES算法的关键部分S盒变换和列混淆变换进行了算法优化，实现了加密和解密的电路共享。该系统经过仿真验证正确，综合后的数据与传统的查找表方式比较，节约了18％的资源。