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近年来随着生产工艺的不断改进,单芯片多处理器(Chip Multi-Processor,CMP)成为了提升计算机性能的主要途径。核心数量的不断增多,核间通信量的不断增大,使得越来越多的研究者从片上网络(Network on Chip,NOC)出发研究核间通讯。目前NOC上的研究大部分集中在对路由器各个部件的性能优化方面,这些研究都是以路由器位于处理核心外部为基础,未能充分利用NOC各处理核心所具有的存储、带宽等资源。本文通过对路由器内部存储的研究,针对处理器核具有一定的片内存储、丰富的片内线宽资源的特点,将路由器集成到处理核心内部。这样可通过对缓冲区的加速、对数据包传输过程的优化,形成高效节能的核内路由。本文首先分析了片上网络与现实中的宏网络(Macro Network)的差异性,然后对路由器的内部缓存进行了分类和研究,提出了一种将片上网络路由器集成到处理器核心内部,以提升片上网络性能的解决方案。同时本文实现了片上网络核内路由器设计,将该路由器集成到每一个单独的核中,并利用处理核心片内存储,以及路由在核内执行的特点,对缓冲区的使用与数据包的传输提出了四种优化策略(发送Buffer优化策略、退出Buffer优化策略、提前发送Head Flit策略和消除Tail Flit策略),以降低网络的平均延迟和能耗。模拟实验表明,发送Buffer优化和提前发送Head Flit优化策略在Buffer深度较高时可以有效地提升网络的性能,最好可以降低24.3%的平均延迟和9%的网络能耗。在Buffer深度较低的情况下,混合使用退出Buffer优化、消除Tail Flit优化的改进方案,最终可降低30.5%的平均延迟和37.8%的网络能耗。据测算,本文提出的核内路由体系结构,可以比传统片上网络节省9.3%的芯片面积。综上所述,本文提出的片上网络核内路由解决方案——将路由器集成到处理器核内,以及相应的四种优化措施是可行、高效的,不但节省了芯片面积,而且有效地降低了网络的平均延迟和能耗。