随着大规模集成电路设计技术的发展和计算机体系结构的创新,处理器的性能提升迅速。在计算机体系结构的创新中,指令级并行对处理器性能的提升有重要意义。指令级并行主要包括流水线技术、多发射技术和乱序执行技术。流水线技术提升处理器频率;多发射技术通过空间重复性使处理器同时执行多条指令;乱序执行尽可能消除消除指令间的相关性,提高流水线效率。发射队列是多发射技术和乱序执行技术的关键硬件,是流水线中的关键一级,对乱序执行超标量处理器性能有很大影响。本文基于RISC-V架构BOOM处理器的发射队列,提出发射队列的优化方案。首先详细分析发射队列结构和组织形式,理清发射队列与其他流水级的关系。BOOM处理器的发射队列采用基于压缩队列的position-based发射策略,采用分组发射队列结构,采用在发射流水级之后读取寄存器的结构。然后结合发射队列结构和前后流水级情况,提出对发射队列的优化方案,主要包括以下五个优化点:1.根据BOOM处理器访存系统的特点,加入LOAD指令推测发射机制,提升发射队列唤醒能力,在还没有得到LOAD指令执行结果时推测的唤醒发射队列中相关的操作数,下一周期根据LOAD指令是否缓存命中的信息决定推测发射的指令是否继续进行;2.优化发射选择逻辑,增添转移指令专用的发射端口与指令通路,将分支执行单元作为一个独立的功能单元,提升转移指令在定点发射队列中的优先级,使对处理器性能影响较大的转移指令得到优先处理;3.优化寄存器重命名与发射队列之间的调度逻辑,判断每一周期需要调度的指令是否可以完全进入各个发射队列,提升发射队列的硬件利用率并减少流水线停顿;4.优化发射队列中的指令上移逻辑,为每个发射槽设置空满标志位,并行的计算发射队列中每条的上移量,消除关键路径,提升频率;5.优化发射选择逻辑,同时选出多组符合要求的指令,然后二次筛选出最终要发射的指令,消除关键路径,提升频率。最后通过仿真验证平台和FPGA测试证明本设计实现了预期功能点。本设计使用Xilinx Virtex-7系列FPGA VC709运行SPEC CPU 2006测试集进行测试,结果表明优化后的处理器运行SPECint基准train输入集的IPC提升了3.52%,运行SPECfp基准train输入集的IPC提升了2.76%;定点发射队列在TSMC 28nm CMOS工艺下可以达到1.916GHz的频率,比原设计的频率提升了53.28%,面积增加了5.02%,功率增加了35.88%。该设计可以用于BOOM处理器和与BOOM处理器有相似发射队列结构的其他RISC-V处理器,具有一定的工程应用价值。