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集成电路工艺发展到了纳米时代,电源电压和器件尺寸随之不断减小,电路节点电容也不断减少,所以节点存储的电荷急剧下降,因此CMOS电路愈发容易受到辐射效应引起的软错误影响。当高能粒子轰击电路的敏感节点时,所带电荷被敏感节点收集,如果节点的逻辑状态发生了改变,称为单粒子翻转。集成电路工艺不断缩减,晶体管尺寸不断下降,芯片的集成度迅速上升,导致晶体管间的距离随之减小。高能粒子轰击电路产生的电荷可能被两个节点收集,导致两个节点逻辑状态同时发生改变,称为单粒子双点翻转。相关研究表明,当集成电路的特征尺寸进入90 nm以后,电荷共享导致的双点翻转已经成为严重问题。因此,设计抗单粒子双点翻转的集成电路成为迫切需要解决的问题。随着纳米工艺尺寸的不断缩减,电荷共享导致的软错误对集成电路的影响愈发严重。本文针对纳米工艺下集成电路的软错误问题,以降低单点翻转和双点翻转引起的软错误为目的,在分析和总结前人加固方案的基础上,提出了两种加固方案:(1)能够部分容忍双点翻转的加固锁存器(TMR-2D1R);(2)能够完全容忍双点翻转的加固锁存器(TMR-1D2R)。TMR-2D1R锁存器由一个RHM单元、两个D-latch单元和一个多数表决器组成。该锁存器采用了三模冗余容错技术,它能够完全容忍单点翻转,并且部分容忍双点翻转。利用RHM单元良好的单点自恢复能力,TMR-2D1R锁存器能够部分容忍双点翻转,当D-latch和RHM中各有一点发生翻转时,输出的逻辑值仍为正确的。和传统的可以容忍单点翻转的加固锁存器相比,TMR-2D1R不仅能够完全容忍单点翻转,而且能够部分容忍双点翻转,提高了容错性能。TMR-1D2R锁存器由两个RHM单元、一个D-latch单元和一个多数表决器组成。该锁存器同样采用了三模冗余容错技术,它不仅能够完全容忍单点翻转,而且能够完全容忍双点翻转。传统的三模冗余锁存器能够完全容忍单点翻转,但不能容忍双点翻转,利用RHM单元良好的单点自恢复能力,将传统的三模冗余锁存器优化成混合的形式,使其能够容忍双点翻转,有效提高锁存器的容错性能。与相关容忍双点翻转的加固锁存器进行比较的结果表明,TMR-1D2R锁存器在延迟、功耗、面积和加固性能等方面取得了较好的折中。