能够更加清晰、准确地观察波形的细节,一直是示波器发展的重要方向。高分辨率示波器的关键在于其数据采集系统的ADC,在高速高分辨率ADC的应用中,采样时钟的性能至关重要,时钟抖动会恶化系统的信噪比,降低采样数据的有效位数,严重影响高分辨率数据采集系统的工作性能。此外,传统的高速ADC采用LVDS标准接口传输采样数据,ADC分辨率越高,则硬件连接越复杂。新兴的JESD204B接口采用高速串行的方式传输采样数据,已成为高速数据转换器领域的发展趋势,是高速高分辨率采集系统研究的方向。本文将对高速高分辨率数据采集系统的关键点展开研究,主要集中在时钟抖动对数据采集系统的影响、研究设计低抖动时钟电路以及基于JESD204B协议的数据采集模块设计上。主要内容如下:1、时钟抖动的理论研究:讨论了数据采集系统中时钟抖动的类型,研究了时钟抖动和相位噪声之间的关系并推导出它们之间的转换方法,结合A/D转换器的原理,研究了时钟抖动对A/D转换器的影响,给出了时钟抖动与A/D转换器有效位数之间的计算公式,根据项目的要求提出对时钟质量的指标需求。2、低抖动时钟电路研究:根据采集系统对时钟质量的要求,研究设计低抖动时钟电路,采用的是基于电荷泵锁相环原理的双环结构电路。结合电荷泵锁相环的工作原理建立了电荷泵锁相环的线性模型,进而讨论了其噪声模型,探讨了电路设计中各模块参数对电路性能的影响,并结合仿真给出了设计方案。3、基于JESD204B协议的采集模块设计:主要完成高分辨率数据采集的接收与处理。以GTX收发器为基础搭建了串行数据接口模块,根据数据加工方式设计了数据接收逻辑,根据实际需求设计数据缓存模块,针对JESD204B接口模块的管理寄存器设计了基于AXI4-lite总线的控制接口逻辑,最终实现了对数据的正确接收和存储。最后在实际测试中采样时钟抖动低至144fs,通过MATLAB分析样本数据,得到有效位数和信噪比分别为9.0587bits和56.2935dB,结果均达到指标要求,验证了时钟电路的设计能够满足系统要求。