当前复杂集成电路的测试集规模不断增大,过大的测试集规模不仅增加了对自动测试仪(Automatic Test Equipment, ATE)带宽和容量的要求,而且会导致测试应用时间过长和测试功耗过大,如何减少测试集规模是集成电路测试的挑战之一,所以在不影响测试质量的前提下,对测试集的压缩进行研究意义十分重大。本文针对数字集成电路的测试集数据量过大、测试成本过高问题,对测试激励压缩问题展开深入的研究,目标是在不影响测试质量、且硬件代价较小的情况下,减少测试集的规模,从而减少测试应用时间,降低测试成本。主要工作包括以下几个方面：(1)提出双前缀编码压缩技术。传统的基于游程的编码压缩方法仅用一种前缀方式对测试集进行编码,而对于当今大电路来说,其测试集具有较多的长游程,双前缀编码压缩方法采用两种前缀方式作为码字的识别符号,减少了长游程编码的码字长度,从而提高了大电路测试集的测试压缩率。为了验证双前缀编码压缩方法的有效性,对两类测试集进行了实验,第一类是测试集重产生算法产生的较规整的测试集,第二类为在布局布线限制下对扫描单元进行重排获得的具有较多长游程的规整测试集。实验和理论结果均表明该方法可以在无故障覆盖率损失的前提下,有效地提高测试激励压缩率,且硬件代价较小。(2)提出选择性稀疏存储测试激励压缩方法。针对具有很少确定位的测试集,提出利用稀疏存储对其进行压缩的方法,首先将测试集分成等长(或变长)的数据块,再将这些数据块分为四类：全0块、全1块、稀疏块和平凡块,根据四种类型的数据块在测试集中出现的频率来分配它们的编码类型标识,对标识为稀疏块的数据块用稀疏存储技术进行编码,从而减少了测试集的规模。为了从数据块中选择出稀疏块,给出了稀疏块选择算法。实验和理论均表明本方法可以有效地减少测试激励的规模,且硬件代价较小。(3)提出间隔广播扫描的测试激励压缩方法。基于编码的压缩技术适合对具有单扫描链的电路测试集进行压缩,应用到多扫描链时需要进行串并数据的转换,增加了硬件代价。本工作针对具有多扫描链的IP核的测试集提出间隔广播扫描压缩技术,它对具有多扫描链的给定测试集进行分析,充分利用扫描链本身潜在的相容性,测试时允许对同等深度具有相容逻辑值的扫描单元进行广播,减少了测试激励的规模。该方法不需要复杂的测试产生算法,不需编码器和解码器,也不需IP核的内部信息,非常适合具有多扫描链的IP核的测试激励的压缩。其硬件结构仅需要在IP核的外部的多扫描链接口处设置一个移位寄存器,代价较小。该方法对于所有benchmark基准电路都达到较好的压缩效率。(4)从可测试性设计角度提出基于结构优化的测试激励压缩方法。在设计阶段,将扫描链分成等长的扫描链段,对此多链结构,进行两阶段的测试产生；第一阶段进行广播扫描测试向量的产生,给测试产生程序增加相应的限制,使得此阶段产生的测试激励可以对所有扫描链进行广播,第二阶段对所有未被检测的故障进行测试产生,此阶段产生的测试向量不增加任何限制,对第二阶段产生的测试向量进行分组,一部分运行在顺序扫描模式,一部分运行在间隔广播扫描模式。相对于著名的ILS结构,在硬件代价完全相同的情况下,本方法的压缩率在最坏情况下与ILS相同。(5)提出扫描链虚拟排序技术,并利用它进行测试激励压缩的方法。测试激励的混乱程序对测试集的压缩率有着直接的影响,传统的利用物理扫描链排序的方法增加了布线的长度,增加了时延,且不适合对知识产权核进行压缩。为了获得较高的压缩率,提出扫描链的虚拟排序,它在扫描链的扫描单元与片上系统的RAM模块之间建立映射,从而实现了以测试压缩为目的的扫描单元的任意排序。其硬件为RAM和一个小的映射电路,而RAM可以与片上系统上的其他RAM重用,映射电路的代价非常小。本方法可以对扫描链进行以测试集压缩为目的的任意排序。