随着集成电路制造技术的快速发展,系统芯片SOC逐渐成为现实.SOC将一个完整的系统集成在单个芯片上,从而缩小了系统的体积;SOC减少了SOB系统中芯片与芯片之间互连延时,从而提高了系统的性能;SOC采用基于核的设计方法,从而缩短了设计周期,降低了芯片成本.但SOC设计也遇到诸多挑战.测试复用就是其中的挑战之一.本文从测试复用的角度,系统地研究了基于IP核的SOC的设计以及系统芯片SOC的测试结构.SOC的设计是一个非常复杂的工作,本文以一个视频叠加VAD(Video Added Data)SOC芯片为研究对象,详细的分析了SOC软硬件协同仿真的验证技术,设计输入,功能仿真,综合,DFT,形式验证,静态时序分析,布局布线和ECO等内容.提出了一种存储器的综合方法,极大的方便了后端设计.测试复用的第一个问题就是可复用IP核测试结构设计问题.常用核测试结构就是在IP核输入输出端口上添加测试环.本文提出了一种简单的芯片测试结构,该结构允许共用同一条测试总线的IP核直接连接到测试总线上,从而保证测试数据可以在单个测试时钟周期内从核的测试激励源传送到IP核输入端口或从IP核输出端口传送到响应分析器,并将该测试结构应用在VAD_SOC设计中.嵌入式存储器的测试无论是在今天基于核设计的嵌入式SOC系统中,还是在复杂的微处理中都是一个十分重要的问题.本文在以前工作的基础上,参考一些文献,对一个容量为1K×16位的嵌入式SRAM进行了可测性设计.对SRAM的故障类型和测试算法进行了简单的介绍,在前面的分析基础上,提出了自己的设计思想,并采用有关的EDA设计软件综合出具体的硬件电路.经初步估算,最终由于采用可测性设计而增加的面积将不超过原芯片总面积的5﹪.