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近年来随着全球通信行业的飞速发展，手机、PAD以及笔记本电脑等电子产品逐渐成为日常生活的必需品，极大地刺激了市场对压控晶体振荡器的需求，也对压控晶体振荡器的相位噪声、压控频率调节范围以及压控线性度等性能指标提出了更高的要求。但对于传统压控晶体振荡器而言，提高它的压控频率调节范围，会引起相位噪声性能的恶化，而在基站和光纤通信等通信系统中，往往要求压控晶体振荡器具有低噪声、宽频率调节范围和高线性度等特性。为了解决上述问题，同时考虑到CMOS工艺低成本和高集成度的优点，本文研究并设计基于CMOS工艺的低相位噪声、宽压控频率调节范围以及高线性度的压控晶体振荡器芯片。压控晶体振荡器在通信领域具有广阔的应用前景，研发压控晶体振荡器具有重要的实际意义和价值。 通过对现有振荡器结构以及相位噪声优化技术的研究，本文提出了一种新颖的差分gm增强Colpitts振荡倍频电路结构，采用push-push输出结构，以及片外电感和片内电容构成的LC选频网络来得到2倍频输出，不需要额外的倍频电路，因此降低了功耗，改善了相位噪声。此外通过反馈限幅技术提高振荡器的幅度稳定度，结合相位噪声优化技术，进一步降低了振荡器的相位噪声。gm增强技术减小了振荡器的启动时间。 提高压控频率调节范围的方法是减小晶体谐振器两端的负载电容和寄生电容。为了减小负载电容，本文提出了一种变容管复用技术;为了减小寄生电容，一方面采用寄生电容更小的变容管代替PIP电容作为隔直电容，另一方面通过合理的版图设计。 研究了CMOS工艺中变容管C-V特性的非线性及其对压控晶体振荡器压控线性度的影响，基于变容管C-V特性的数学模型，提出了一种有效的变容管C-V特性线性化技术。通过使用分布式的控制电压调谐变容管阵列，显著地提高了变容管阵列C-V特性的线性度，压控晶体振荡器芯片的压控频率调节线性度也因此得到了明显改善。此外，为了减小了变容管阵列的复杂度，本文将压控电压和用来校准晶体的频率准确度4bit数字控制码合并为一个控制电压，因此不需要额外的数控变容管阵列。 基于Chartered0.35μm CMOS2P3M工艺，采用Cadence工具完成了压控晶体振荡器芯片的电路原理图设计和版图设计，并进行流片封装，芯片的面积为1.53mm×1.60mm，工作电压为3.3V。将晶体谐振器、电感和芯片集成在同一块PCB板上，封装后的尺寸为6.6mm×4.4mm×1.2mm。该芯片采用谐振频率为40MHz的AT切贴片晶体作为输入，提供40MHz和80MHz两种输出频率，同时芯片提供LVCMOS和LVPECL两种输出模驱动式。芯片内部有寄存器和OTP存储单元，用户可以根据自己的需求，通过C++控制程序对芯片进行读写，选择相应的输出频率和输出模式。LVCMOS模式下消耗的电流为20mA，LVPECL模式下消耗的电流为40mA。当输出频率为80MHz时，压控频率调节范围达到了+/-135ppm，压控线性度小于5％，数控频率调节范围为为+12ppm/-15ppm。谐波抑制大于44dB，偏移80MHz载波信号10Hz、100Hz和1kHz处的相位噪声分别为-80dBc/Hz、-110dBc/Hz和-134dBc/Hz。测试结果表明，该压控晶体振荡器芯片的性能能够达到市场上的主流水平，在无线通信和锁相环系统等领域具有广阔的应用前景。