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随着半导体工艺的越来越先进，尤其是进入到28纳米及其以下，晶体管的特征尺寸越来越小，单位面积上可以容纳的晶体管数目越来越多，芯片规模迅速增长，单个芯片上可以集成的功能也随之迅速增加，导致芯片顶层含有的子模块越来越多，并且这些子模块之间又存在着复杂的连接关系，因此芯片项层的布图规划变得越来越复杂。同时随着工艺的演进，芯片规模的增长，面对日益提高的对芯片性能的要求，尤其是对更高频率的要求，时钟树的性能将直接影响到芯片的性能。传统的时钟树综合通常是以发散性时钟分支逐渐归集来实现时钟树，此方法容易造成时序路径的起点和终点所属时钟树的共同路径部分偏短，所以片上偏移(on-chip-variation，OCV)问题比较突出;同时在45纳米及其以下工艺，较长的非共同时钟分支使得工艺角偏移(corner variation)的幅度有可能随之迅速提高，这两方面的时序负效应严重制约芯片的频率性能。为了满足在先进工艺下的设计需求，在高性能设计领域越来越依赖于数据流分析来进行辅助布局和多点时钟树综合(Multi-source CTS)的方法来建立时钟树。 本文介绍了基于快速数据流分析的布图规划和多点时钟树综合的ASIC芯片物理设计流程。深入研究了逻辑综合、布图规划、电源网络综合、标准单元布局、多点时钟树综合、详细布线和时序优化等物理设计关键技术。在这些技术的基础上，结合GlobalFoundries28纳米工艺和Synopsys公司的IC Compiler自动布局布线工具，完成一款百万门级ARMv8 SMT4处理器的物理设计。芯片的主要指标:(1)签收频率:worst-case下1.1GHz;(2)工作电压:0.765V;(3)规模:约140万门;(4)面积:1.5mm×1.5mm。