该论文的主要工作是提出并实现一具可测性综合工具.首先,该论文介绍和分析了目前国际上集成电路可测性设计技术发展状况.据此,提出了该论文所设计的集成电路可测性综合工具功能,该工具主要完成两个功能:一是用时序重构技术实现时序电路可测性综合,二是对逻辑电路进行内建自测试可测性综合.其次,介绍了时序电路的测试码生成和内建自测试技术的一些基本原理,为该论文要实现的可测试综合工具提供了理论依据和指导.然后,介绍了测试性综合工具所采用的几种可测性设计算法.对于时序电路,用时序重构技术实现电路的测试码间接生成和部分扫描可测性设计;对于逻辑电路的内建自测试,介绍了时序电路的内建自测试可测性综合和被测电路规模较大时用奇偶树实现MISR硬件开销减小的算法.最后,在第四章介绍了该论文所提出的可测性综合工具的实现方案.介绍了可测性综合工具的界面开发和集成软件TclTK.该文着重介绍了如何将上述的几种可测性设计算法集成在一起,自动插入被测电路的可测性设计结构,实现可测性综合工具.