LDPC码作为目前提出的性能最逼近Shannon极限的信道编码方式,在纠错编码中起着重要的作用。研究表明,基于有限域GF(q),(q＞2)构造的非二进制LDPC码在短码或中等码长领域性能更加突出,且易于高阶调制技术结合成高效的编码调制系统。然而伴随这种性能优势的是编译码复杂度的提升和硬件资源的需求。本文主要对非二进制LDPC码的构造和低复杂度的编译码算法进行了研究仿真,并在FPGA上完成了译码器的实现。首先,本文基于有限域的基础知识概述了非二进制LDPC码,重点介绍了准循环非二进制LDPC码。然后研究非二进制LDPC码的构造方法和编译码算法,比较了不同算法的复杂度和优缺点。利用基于有限域乘法群的构造方法和随机掩模的方法在GF(16)域上构造了码长120个符号,码率0.5的规则准循环非二进制LDPC码。其次,介绍了非二进制LDPC码的编码调制系统,在阐述了系统的基本模型后,将GF(16)域的LDPC码与16-QAM调制方式结合,通过MATLAB仿真对不同译码算法进行了误码率分析,并为译码器硬件实现选择了基于检泡的扩展最小和译码算法,并确定了关键参数,包括消息向量的长度、迭代次数和量化比特。最后,在FPGA平台上实现了非二进制LDPC码译码器。译码器采用部分并行架构,根据校验矩阵的结构将行和列并行度分别设置为4和8。在确定了译码器的整体框架后,分别对各个子模块进行了设计和行为仿真,验证各模块正常工作,然后将整个译码器进行了上板调试,设置时钟频率为200MHz,测试结果证明译码器能够正确译码,吞吐量达到了7.5Mbps。最终给出了译码器的综合报告,并分析了提高译码器吞吐量的关键因素。