本课题是在Intel 1992年用软体实现的一种ADPCM算法的基础上，以硬件方式来实现语音数据的编码和解码。当采用16KHz的采样频率，采样数据为16位PCM时，数据传输速率为256kbps，当被压缩为4位ADPCM格式数据后，数据传输速率减少到64kbps；采用8KHz的采样频率时，数据传输速率为32kbps。因此数据传输所需要的信道带宽也相应减少。此处理器只适用于16位线性PCM格式的数据输入，内含一个编码器和一个解码器，可以同时进行一个信道编码和一个信道解码，而且当不需要进行压缩编码时可以通过一个旁路电路直接输出16位PCM数据；主时钟与PCM数据端时钟或ADPCM数据端时钟可以是异步的，不同的时钟控制范围内的数据同步或交换是通过一个深度为8的FIFO来实现的；接口模型是以UART最基本的方式来交互数据的。在主时钟为16.7MHz，PCM数据端与ADPCM数据端时钟均为2.38MHz时，模拟结果表明从PCM的起始位输入UART接收器到ADPCM终止位输出UART发送器的最大延迟为14.3μS，从ADPCM的起始位输入UART的接收器到PCM终止位输出UART发送器的最大延迟为14.7μs，设计时尽可能的使编码与解码的时间相差不多，从结果看出基本达到这个要求。在进行逻辑综合时首先对逻辑综合的原理作了一定的了解，然后利用TSMC的0.25μm的工艺库，工作电压为2.25V，工作温度最高可达到125摄氏度的最坏情况下，进行逻辑综合时引入了wireload库以便有效的模拟连线所引起的延迟及功耗，采用与模拟时相同的时钟，关键路径为15.3ns，芯片面积为0.395mm~2。