NAND闪存是一种非易失性存储介质,具有存储密度高,耗电量低,读写较快等优点,适合构建大容量存储系统,广泛应用于物联网、大数据、云计算、移动互联网、智能制造等领域中。随着制程工艺的不断减小,NAND闪存中存储单元的尺寸越来越小,加上每个单元存储的数据位越来越多,使得NAND闪存的存储密度越来越高,同时也使得闪存的可靠性和耐久性越来越低,误码率越来越高。传统的纠错码已不足以满足NAND闪存越来越高的纠错要求,需要低密度奇偶校验码(Low Density Parity Check Code,LDPC)提供更强的纠错能力。LDPC码的硬件实现非常复杂,在数据读写的过程中会带来额外的读写延迟,因此在研究适用于NAND闪存的LDPC码时需要考虑如何简化LDPC码的硬件实现,并减少其带来的读写延迟。为了减少LDPC码对数据读写带来的影响,设计并实现了一种资源占用少,延迟低的LDPC码的硬件方案。使用5位定点数据进行计算,同时用查表法简化译码过程中的加法运算,从而减少资源占用。为了减少LDPC码带来的延迟,在编译码过程中通过多个单元并行计算减少运行时间,同时通过流水化译码迭代过程减少译码所需时间。在硬件平台上的测试结果显示LDPC码硬件方案减少了0.24%的写速度,5.4%的读速度,对数据读写的影响很小。为了进一步减少LDPC码的译码延迟,提出了基于同单元译码信息的辅助译码方案。利用同单元中低页数据错误率低的特性,在对高页数据进行译码时,使用同单元的低页数据的译码信息进行辅助,提高译码成功率,减少译码迭代次数,从而减少译码延迟,提高读性能。使用闪存错误模型用于辅助译码方案的测试,测试结果显示辅助译码方案最多提高了49%的译码成功率,减少了40%的译码迭代次数。