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时钟占空比校准电路（Duty Cycle Corrector，DCC）广泛地应用于双倍数据率同步动态随机存取内存（DDR SDRAM）、双采样模数转换器、时钟数据恢复（CDR）等电路中，以实现一个50％占空比的时钟，从而保障系统的正常运作和效能的最佳发挥。
论文概述了现有的经典占空比校准技术，分析比较了数字式DCC和模拟式DCC的优缺点。由于模拟式DCC具有校准精度高和可调范围宽的优点，论文着重对模拟式DCC进行了研究。为了解决基于传统检测方式的模拟式DCC易受电路和工艺失配影响的问题，同时减小芯片面积，论文提出了一种基于连续时间积分器的占空比检测方式，并针对不同的应用场合，设计了两款DCC：
1）适用于流水线型模数转换器（Pipelined ADC）的低抖动DCC：通过引入合成级并采取固定下降沿的校准方式，电路在进行占空比校准的过程中几乎不引入附加抖动，从而满足高速高精度ADC的需求。论文基于CHRT0．35μm2P4M CMOS进行了电路及版图设计，芯片面积为180×130μ㎡。测试结果表明：可校准频率范围为0．5MHz～280MHz，其中200MHz以下可校准占空比范围大于30％～70％，校准误差小于±1％，200MHz以上可校准占空比大于37％～70％，校准误差小于±6％；固定沿的附加均方根抖动为0．13ps，结果基本满足拟定的设计指标。
2）用于校准高速时钟占空比的高速DCC：通过直接在时钟传播路径中校准来提高工作速度。电路基于SMIC0．18μm Mixed Signal工艺实现，版图面积仅为60×45μ㎡。Spectre仿真结果表明：电路可校准频率范围为10MHz～4GHz；可校准占空比范围大于35％～65％；校准误差在±1％以内；建立时间小于500ns，满足拟定的设计指标。