随着集成电路设计和制造水平的不断提高,测试面临着越来越多的困难,可测性设计(DFT)成为解决测试问题的主要手段。其中,内建自测试(BIST)能在芯片内部完成自测试,使产品的设计周期缩短,是一种有效的DFT方案,但其也存在一些缺点。本文结合边界扫描技术,从如何缩短测试矢量长度和测试时间、降低测试功耗和保证BIST结构本身无故障等方面优化数字集成电路BIST。　　本文的主要工作和创新是基于边界扫描结构进行BIST优化设计。采用插值式单跳变低功耗线性反馈移位寄存器(LFSR)结构作为BIST的测试码生成器(TPG),有效降低了因位跳变引起的动态功耗。利用边界扫描测试控制器通过测试访问端口(TAP)控制BIST,不需要专门的BIST管脚以及专用的BIST控制器,节省硬件面积开销。采用边界扫描结构对BIST重复播种,截断了无效测试矢量,从而缩短测试时间和降低测试总功耗,还能减少保存种子需要的ROM硬件面积,其中通过基于动态覆盖率提高门槛值(DCIT)的种子计算方法提供重复播种需要的种子。采用边界扫描结构测试BIST结构中的测试码生成器和响应分析器以确保BIST运行结果的质量。　　本文最终实现测试功耗低、测试时间短、可控和可测的基于边界扫描结构的数字集成电路BIST。该BIST结构具有有一定的实用性,且对于推动数字集成电路DFT具有一定的积极意义。