【摘 要】
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随着视频编解码技术和集成电路设计技术的不断发展,视频编解码标准的产业化,特别是硬件实现技术将逐渐走向成熟,并且成为新的经济增长点。基于H.264/AVC、H.265/HEVC和AVS关
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随着视频编解码技术和集成电路设计技术的不断发展,视频编解码标准的产业化,特别是硬件实现技术将逐渐走向成熟,并且成为新的经济增长点。基于H.264/AVC、H.265/HEVC和AVS关键技术的硬件设计和实现工作具有非常重要的理论和实际意义。本文首先对H.264/AVC编码器以及视频采集技术进行研究,重点对整数变换、量化和帧内预测三个关键模块进行了详细的理论分析;接着设计了变化量化及其残差重构模块和帧内预测模块的硬件流水结构;最后使用Verilog HDL语言进行硬件电路设计,在Model Sim10.2仿真软件上进行功能仿真验证,选择在Xilinx公司Kintex-7系列的FPGA芯片上使用Vivado综合工具完成对各个模块的综合实现,并且给出相应模块仿真结果和资源消耗情况。本项目还对H.265/HEVC整数变换和帧内预测计算模块进行深入研究,完成了各模块的结构设计和FPGA实现。与一般的H.265/HEVC的N*N尺寸DCT/IDCT模块一个周期处理N个像素点不同,本设计的DCT/IDCT在4*4、8*8、16*16、32*32尺寸块中一个周期分别处理16、8、8、8个像素点;并且简化DCT/IDCT算法,采用无乘法器的设计方法降低资源开销。综合实现结果表明:本设计的H.265/HEVC整数DCT和IDCT模块的时序满足主频250MHz下并行处理40个像素点的要求,处理能力可达到10Gpixel/s;其中,DCT模块消耗18638个LUT,IDCT模块消耗31656个LUT,占用xc7k410tfbg900-2芯片LUT资源的19.79%,可满足1080P视频60fps实时编码方案的需求。
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