低密度奇偶校验码(LDPC)码是由Gallager在1962年首先提出的一种纠错码,在沉寂了多年之后,最近又重新成为通信技术研究的热点。LDPC码是一种具有稀疏校验矩阵的线性分组码,研究结果表明,采用迭代的概率译码算法,LDPC码可以达到接近香农极限的性能。本论文主要对LDPC码的译码算法和硬件实现进行了较深入的研究。本文研究了在白高斯噪声信道下,LDPC码的几种主要迭代译码算法。这些算法包括:Gallager的BF算法、WBF算法、可信度传播(BP)算法、归一化的BP-Based算法等等。在WBF算法的基础上,论文提出了一种新的迭代译码算法(WS-WBF算法),该算法在基本不增加译码复杂度的情况下,对译码性能有较大的提高。为了打破基于BF的各个算法中的infinite loop,论文还提出了一种更易于实现的partial loop-break算法,同样提高了译码性能。我们给出了LDPC码在这些不同译码算法下的误码率、误帧率和迭代次数的仿真结果。同时,本文对LDPC译码器的关键参数、硬件实现中的定点量化与字长精度问题进行了深入的研究,给出了对译码器硬件实现具有参考意义的研究结果。最后,论文讨论了LDPC码译码器的硬件实现,分析了三种主要的硬件实现结构:全并行结构、部分并行结构、串行结构。随机构造的LDPC码,由于校验矩阵中非零元素分布的随机性,很难采用部分并行结构。本文介绍了一种码和译码器联合设计、适合采用部分并行结构译码的面向VLSI的LDPC码构造方法。这种构造方法不仅能够降低译码器硬件实现的复杂度,还可以逼近随机构造LDPC码的性能。为了验证该构造方法,我们在VirtexII6000系列FPGA上实现了码长为2304、码率为1/2的正则LDPC码译码器。全部设计采用Verilog语言描述,当最大迭代次数为10次,译码器的时钟频率为65MHz时,译码速率达到50Mbps。