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作为航天高性能芯片的核心部件,锁相环(Phase-Locked Loop, PLL)主要实现时钟生成、时钟同步、时钟数据恢复等功能,其常规性能对整个芯片的正常工作具有重要的影响。而作为锁相环的关键部件,压控振荡器(Voltage-Controlled Oscillator, VCO)产生锁相环的输出时钟信号,其特性直接决定锁相环性能的好坏。大量研究资料表明,VCO的设计是PLL设计的关键之一。工作在辐射环境中的压控振荡器易于受到单粒子效应(Single-Event Transient, SET)的影响,导致其输出信号产生相位偏移、频率抖动,甚至发生振荡终止的现象,从而使得锁相环无法正常工作。并且不同结构的VCO对SET的敏感程度各不相同,针对不同结构的VCO,设计一种具有通用性的辐射加固方案成为抗辐射VCO乃至抗辐射PLL设计的关键。在0.18μm工艺条件下,本文对具有从GND至VDD的宽电压调节范围、5GHz至6.5GHz的高频率输出和1.8V的满摆幅输出信号的高性能压控振荡器(High Performance Voltage-Controlled Oscillator, HPVCO)的设计及其辐射加固设计进行了深入研究,取得了主要工作和研究成果如下:(1)为了改善传统差分VCO延迟单元电路结构具有的较小的电压调节范围和输出摆幅随控制电压Vc变化而显著变化的劣势,本文提出了一种可用于宽电压调节范围-高频率-满摆幅输出的高性能VCO(High Performance Voltage-Controlled Oscillator, HPVCO)。基于Maneatis提出的对称负载差分VCO延迟单元结构,引入了摆幅提升结构、双尾电流源结构和自激励管结构,设计了一种新型差分VCO延迟单元电路结构,该延迟单元级联而成的HPVCO结构具有电压实现从GND至VDD的宽调节范围、5GHz至6.5GHz的高频率输出和1.8V的满摆幅输出信号的优势,为实现高频输出VCO提供了一种新型的延迟单元电路结构。(2)为了实现HPVCO的电路级辐射加固设计,首先,深入分析了轰击结点和功耗对HPVCO的SET响应特性,并阐述了HPVCO各敏感结点的SET失效机理和恢复机制。然后,采用三模冗余技术(Triple Module Redundancy,TMR)设计了一种HPVCO的SET加固结构,通过冗余机制有效降低了HPVCO对SET的敏感性。与相关工作对比,该结构的辐射加固效果是最佳的。(3).为了评估本文提出的基于三模冗余技术实现的SET加固HPVCO的加固效果,集成了上述的研究结果,基于0.18μm CMOS工艺设计实现了一款TMR HPVCO的版图。通过版图级仿真验证,模拟结果表明TMR HPVCO的SET敏感性显著降低至正常工作的噪声水平以下,从而证明了本文提出的TMR技术可以有效的降低HPVCO的SET敏感性。最后,本文对HPVCO的设计及其辐射加固设计未来的研究方向进行了展望。