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文章以一个16位处理器为基础，首先叙述了它的指令集，然后研究和分析了处理器的顺序执行，流水线执行和超标量执行。在超标量设计中，又加入分支预测方法减少分支损失。为了减少乘法操作的时间，可以在超标量设计中使用了一个专用乘法器执行乘法操作。通过功能仿真和FPGA验证，以定量的方法比较了上述不同处理器的性能。使用Verilog硬件描述语言描述不同的设计，使用Altera DE1开发板验证所有的设计。
论文的主要亮点有：比较完整地分析和比较了单时钟顺序执行、流水线执行和超标量执行的设计和实现；实现了一种同一个时钟周期至多发射2条指令的指令发射逻辑电路：使用分支预测技术提高了流水线处理器执行分支指令时的正确率；对于乘法操作，设计中可以额外增加一个流水线执行的功能单元来提高处理器执行乘法运算的速度。
文中描述的简单处理器有利于展现不同的设计和实现，为指令数量、系统的扩展和加入更多有挑战性的技术提供了基础。