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HEVC (High Efficiency Video Coding)是当前最新视频编码标准,由MPEG与VCEG组织共同成立的联合协作视频编码组(JCT-VC)制定。HEVC的核心目标是相比H.264高档次(high profile),将编码压缩效率提高一倍,而视频图像质量基本维持不变。相比之前的编码标准,HEVC引入了很多新的技术,在编码性能提高的同时,编码时间及复杂度也大幅增加。因此,在保证编码效率与图像质量的前提下,加快编码速度、降低编码的计算复杂度对HEVC的发展与应用来说十分重要。随着数字视频技术的快速发展,目前高清、超高清视频已经成为主流。在一些视频应用场合,如视频会议、视频监控等,对视频编码的实时性要求很高。为了满足高分辨率视频实时编码,需要设计高吞吐率、处理速度快的HEVC硬件编码器。由于HEVC编码算法复杂度较高,并且硬件芯片设计中需要尽量降低功耗及硬件资源消耗,提高处理速度,因此对HEVC硬件编码器的设计形成巨大的挑战。变换模块是视频编码器中计算量大、复杂度高的模块之一。HEVC采用不同尺寸类型的整数DCT变换。因此,设计出高吞吐率、处理速度快、满足实时编码要求的HEVC变换模块,对HEVC硬件编码器来说意义重大。本文围绕降低HEVC编码算法复杂度以及优化设计HEVC整数DCT变换模块展开研究,主要工作内容如下：(1)针对目前HEVC编码算法复杂度高、编码速度慢的问题,本文进行了HEVC帧内编码快速算法的研究。HEVC编码单元(CU)采用基于率失真代价的递归式的四叉树划分方式,带来了很高的计算复杂度。本文提出了一种新的基于图像纹理的帧内CU快速划分算法。算法根据编码块图像纹理复杂度特征跳过部分尺寸CU的划分过程,减少了帧内编码进行率失真代价计算的CU数目。为了验证算法的编码性能,在全Ⅰ帧的条件下对算法进行测试,并将本文算法与HM10.0原有算法进行比较。实验结果显示,本文算法可以在不明显降低图像质量的前提下,平均节省26.08%的编码时间,有效加快了编码速度。(2)针对HEVC变换模块计算量大、复杂度高,且需要满足高清视频实时编码要求等问题,本文对HEVC一维整数DCT变换进行了硬件优化设计,并在Xilinx FPGA上进行实现。本文设计采用三级流水线架构,16个数据并行输入输出,提高了电路的时钟频率及吞吐率。为了解决DCT变换中乘法运算计算量大及硬件资源消耗多的问题,本文用移位与加法运算代替乘法运算,采用无乘法器结构。经过验证测试,设计最大时钟频率达到245MHz以上,吞吐率达到3920Mpixel/s以上。因此,设计的电路可以满足HEVC的实时编码要求。