图像目标特征提取是目标识别的重要环节,连通域标记是目标特征提取的必要步骤,具有广泛的应用需求和场景,主要应用于自动目标识别与跟踪等嵌入式图像处理系统。系统往往需要对图像进行迭代分割,并多次调用连通域标记与特征值统计模块进行目标特征提取,对模块的处理速度提出很高的要求。采用软件实现图像连通域标记与特征值统计速度慢,很难满足系统的实时性要求,因此一般采用硬件加速模块,利用硬件并行性的优势,获得比软件更高的处理速度。本文设计了基于FPGA实现的图像连通域并行标记与特征值统计IP,IP在对连通域标记的同时统计特征值,不需要缓存标记中间结果图像,最终输出各个连通区域特征值,减少了资源开销和处理时间。IP每个时钟周期处理8个像素,数据通过率高,能够应用于实时性要求高且硬件资源有限的嵌入式图像处理系统。针对IP初步标记电路关键路径延迟大的问题,提出采用模块化电路和超前计算新临时标记值架构实现并行标记,避免初步标记电路加法器级连,减少了关键路径延迟,提高了电路工作频率。针对IP输入数据格式与初步标记电路输入数据格式不匹配的问题,提出采用数据拼接算法和统一的状态机实现数据拼接,利用较少的资源解决了输入数据格式不匹配问题,使IP能够支持任意大小图像输入。针对IP初步标记电路与特征值统计电路处理速度不匹配的问题,提出采用旁路和控制FIFO读写相结合的数据传输方案实现初步标记电路与特征值统计电路之间的数据传输,确保整个电路不会出现数据堵塞,提高了数据通过率。根据上述方案,本文完成了并行标记与特征值统计IP电路设计、功能验证、综合以及布局布线的工作。目前IP已经嵌入图像处理系统,并在xilinx K7325t型号FPGA板级实现,IP工作时钟频率达到130MHz,数据通过率为934.70 Mpixels/s,处理一帧512?640大小的图像需要0.35ms,1s能够处理2851帧,利用较少的资源满足了嵌入式图像处理系统的实时性要求。