随着集成电路技术的快速发展,高速电路中信号及电源完整性问题日益明显,对电路系统的稳定性造成了极大影响,并已成为电子工程师在电路设计过程中不可避免的问题之一,正确处理设计及调试过程中的信号及电源完整性问题已成为高速电路设计中的重要环节。本文分析了无源元件及传输线的高频特性,以及高速互连设计中存在的反射、串扰、时序及电源完整性问题的产生原因,并确定了各类噪声及时序问题的优化方法。在高速互连理论的基础上对一款以i.MX6Q为核心的复杂高速电路板进行设计,利用IBIS模型和HyperLynx仿真工具在板级设计中对信号及电源完整性问题进行仿真分析及优化。根据仿真结果制定布线约束及去耦规则,建立了完整的设计及仿真过程,使串扰噪声、反射噪声、时序误差及电源噪声控制在可接受的范围内。系统使用八层PCB设计,优化布局布线使高速互连串扰噪声峰值降低为20mV;使用ODT功能控制反射噪声在极小的幅度内;控制线长使命令线、控制线及数据线满足时序要求;优化PDN阻抗曲线,减小电源噪声,最终完成PCB的设计及调试。本文在高速PCB设计及仿真的研究中所得的仿真数据、优化方法及结论可以为与此相关的高速电路设计提供一定参考。