可重构FPGA的研究属于EHW的研究范畴,是研究EHW的一种具体的实现方法。信道编码的目的是提高信息传输或通信的可靠性,卷积编码与维特比译码是信道编码中的一种编译码方式。在第三代移动通信系统都将卷积码作为实时要求较高业务的信息纠错编码。本文是将可重构卷积码的编译码电路的实现作为一类ASR-FPGA的研究目标,根据它的可编程逻辑电路特点,选择一种可编程树的电路模型,并将它作为可重构FPGA电路的基核T_A;通过对卷积纠错码的构造原理和电路结构的研究,将基核模型扩展为能满足纠错码电路需要的纠错码基本功能单元T_B;以T_B作为再划分的基本单元,对FPGA进行“格式化”,使T_B规则排列在FPGA上,通过对T_B的控制端的不同配置来实现纠错码的各个功能单元。在可重构基核的基础上,将嵌套式遗传算法的染色体串作为进化硬件描述语言,通过转换为相应的VHDL语言描述来实现硬件电路;采用可编程逻辑阵列RLA模型的有限状态机FSM方式实现了可重构纠错码电路的EHW的各个控制功能块。在实验方面,利用Xilinx FPGA开发系统中的VHDL语言和电路图相结合的设计方法建立了卷积纠错码基核单元的可重构模型,进行卷积编码的电路和功能各个模块的仿真。