集成电路特征尺寸一直是衡量电路性能与功耗的重要标志。当特征尺寸到达65nm时,随之带来的可靠性问题越来越引发关注。超薄栅介质层的经时击穿(TDDB)特性可以用来表征器件氧化层寿命等一系列问题,用来讨论器件的可靠性具有重要意义。本文论述分为三个部分,首先从理论上解释TDDB效应产生的机理和物理模型。然后通过仿真研究更为直观的反映器件的经时击穿特性,且能够对实验应用起到指导作用。在实验的测试之前,我们还给出了测试电路的设计,版图结构的绘制以及版图的验证等细节。最后则是采用SMIC 65nm样片做了实验测试,利用加速应力测试等结果准确的表征器件的击穿特性,从而探讨在纳米级晶体管以及超薄栅氧化层结构下器件的TDDB可靠性。论文理论部分首先解释了研究的背景意义,然后介绍了TDDB形成的多种模型和模型产生的物理机制,接下来介绍了寿命预测的统计方法和仿真软件的使用。超薄栅氧化层的TDDB仿真采用MATLAB软件建立了介质层三维模型,该部分包括了仿真模型的建立,超薄栅介质层缺陷累积情况的模拟以及器件的寿命计算三个部分。首次将power-law物理分析模型同具有统计特征的逾渗理论结合,给出了三维模型的缺陷累积仿真。经过本文的实验研究发现,此模型针对栅氧化层低于2nm的晶体管仍具有较高的准确性。TDDB的实验部分首先介绍了测试电路设计以及版图的绘制,在版图设计方面考虑了65纳米的天线效应,并且给出了屏蔽天线效应的方案以及版图的DRC,DFM修正。TDDB实验测试我们选择了SIMC 65nm的多批样片,且采用CVS方法进行电压应力与温度应力两种加速测试,再用威布尔分析法对多组测试结果进行了数据统计分析。最后,我们分别用了两种经典模型进行寿命外推,并与仿真模型作了对比。本文给出了TDDB仿真的一种新的模型与方法,同时通过实验测试证明了方法的可行性,为MOS器件的经时击穿可靠性研究提供了很好的帮助。