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随着信息技术日益进步,高密度计算、网络通信、密集图像处理、海量数据传输等对I/O端口的带宽以及芯片间的传输速度要求越来越高。时钟数据恢复(Clock and Data Recovery,CDR)电路是Serdes系统中的关键模块,制约着Serdes的最高传输速率。CDR电路的作用是负责从接收到的不含时钟的串行数据流中恢复出时钟与数据。本文选用65nm CMOS工艺设计与实现了一款应用于Serdes IP核的8Gbps时钟数据恢复电路,论文的工作主要分为以下几个方面:首先,对CDR进行电路级设计,技术要点主要从以下几方面展开:选择能够快速捕获,稳定性强的PS/PI型结构;采用多级结构设计模拟模块,提高系统工作频率;设计二阶数字滤波器解决频差跟踪问题。本次设计的CDR支持半速、全速、倍速三种工作模式,支持数据的速率为1.25、2.5、3.125、5、6.25、8Gbps。电路主要由相位插值、占空比调节环路、高速采样、串并转换、模式转换、二阶数字滤波器组成。其次,在CDR电路设计与前仿真通过后,对CDR进行版图设计。相位插值模块是CDR电路中最重要的模块,也属于噪声敏感电路,采用深阱工艺实现PI版图。CDR版图中模式转换模块的版图面积为200μm×120μm,其他模块总面积为820μm×360μm。其中深阱区域版图面积为160μm×260μm;二阶数字滤波器的版图面积为440μm×360μm。最后,对设计进行仿真验证与分析,CDR整体电路及版图在输入数据速率不同情况下,能够正确恢复出时钟信号和数据信号,电路的功耗为76.7 m W,对CDR进行后仿真,在输入数据低于6.25Gb/s时,恢复数据眼图张开大于0.88UI,在输入数据为8Gb/s时,恢复数据眼图张开0.751UI。在输入数据中加入500 ppm频差,CDR能够跟踪。在输入数据中加入2MHz抖动,恢复数据的确定性抖动低于0.3UI。对PI进行前仿真,PI带宽为7.6GHz,DNL的最大值为0.5°,INL值为3°;后仿真显示,DNL值低于1.3°,INL值低于4°。高速采样器在输入差模信号高于30 mV时,能够正确采出数据。