本文研究了算术运算电路的通路时延故障测试。半导体技术的高速发展使得电路集成度和运行速率大增,相应的时延故障测试需求也变得越来越迫切。算术运算电路包含加法器、乘法器等,在信号处理等领域中应用极为广泛。过去对这类电路的故障测试集中于呆滞型故障,对其时延故障的测试少有报道。由于算术运算电路性能要求高,对系统的可靠性要求苛刻,时延故障的存在不但影响系统的运行性能,甚至成为致命的隐患。这类电路的高度集成和高速运行更易导致时延故障的出现。因此,开展对算术运算电路时延故障的测试研究意义重大。本论文主要研究了时延故障测试序列生成器的算法原理、加法器、乘法器以及模块化算术运算电路的通路时延故障测试等内容。本文的主要研究成果和创新之处体现在:1.研究了时延故障测试序列生成器算法原理及硬件实现。由于算术运算电路中有大量累加器的存在,如果通过对这种已有器件复用设计使其同时能实现测试序列生成的功能,不仅可以降低硬件开销,而且对其性能影响降至最低,这特别适合于内部结构已被高度优化的、硬件空间资源极其宝贵的算术运算电路。本文研究了算法原理及硬件实现并与相关研究结果作比较,表明该方案具有更低的硬件成本和时间开销。2.研究了加法器的通路时延故障测试。考虑到条件和加法器及并行前置树型加法器具有高效的进位传递机制和具有高度规则的结构,且在算术运算电路中广泛采用,因此本文着重对这两类加法器进行研究。对条件和加法器电路结构的可测性分析表明,原有结构无法实现通路的完全可测和难以实现高效的并行测试。本文在其电路结构特点分析基础上研究了一种可测性设计,使得其所有通路都能实现单通路可敏化这一最严格的时延故障测试条件,同时研究了最大可能性的并行测试。这样的方案具有硬件成本低和测试向量少的优点。在此基础上,进一步研究了一种学习策略的方法,实现了任意位数条件和加法器通路时延故障的测试向量生成,有效地解决了这类电路通路时延故障测试问题。通过对并行前置树型加法器的通路作可测性分析,结果表明其所有通路都能实现单通路可敏化测试。在此基础上研究了基于通路选择的测试方法,选择一组基本通路进行测试而不必对所有通路进行测试。这样,减少了测试时间,提高了测试效率。3.研究了乘法器的通路时延故障测试。通过通路时延故障的可测性分析及关键通路敏化问题的研究,设计了采用累加器构成单跳变测试序列生成的通路时延故障内建自测试测试方案。这种单跳变序列比多跳变序列更具有通路时延故障测试的强健性。本文方案在测试故障覆盖率和测试向量数之间做到了良好的兼顾,仿真结果表明这样的方法具有硬件成本低、测试序列少且又具有较高的故障覆盖率的优点。4.研究了模块化算术运算电路的通路时延故障测试。针对当今算术运算电路具有层次化、模块化的结构设计特点,本文以通路时延故障模型为基础,研究了采用布尔可满足性的层次化通路和模块化功能的时延故障测试方法。在实现过程中采用了高效的优化方法,使得这样的方案特别适合于具有模块化、规则化结构的算术运算电路,与相关结果比较表明减少测试耗时效果显著。