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本文对JPEG2000中算法复杂度最高的分数位平面编码(FBP)进行了详细的算法分析，并借鉴已有的电路结构，提出了两种双重并行的电路结构，并基于FPGA实现了其电路设计与仿真验证。给出了一种有效的JPEG2000编码系统的电路架构。主要工作可以分为下面三个部分：
1.为实现快速编码，提出了一种位平面、过程双重并行编码技术(BPDP)，可以数十倍地提高编码速度，而且所需的存储电路资源大大低于以前的串行或部分并行结构所需的存储单元数量。同时，此设计利用局部模块并行技术进一步减少了逻辑电路资源消耗。该电路工作在54MHz，每秒可以编54M个系数，即每秒即可完成1幅尺寸为9000×6000的图像编码。
2.对BPDP进行了改进，提出一种改进的双重并行编码方法(IBPDP)。在IBPDP中，一种新颖的预测技术被用于消除重要性传播过程(SP)和清除过程(CP)之间的相互影响，能使SP和CP共用一套零编码(ZC)模块和符号编码(SC)模块。而且因为三个过程同时只对一个系数编码，所以IBPDP与算术编码的接口得到简化。与BPDP相比，逻辑电路减少近45％，溢出周期平均降低约10％。
3.只是对编码系统中个别的部分进行优化，并不能保证系统的总体编码性能最优，因此以IBPDP为基础对DWT和MQ进行了深入的分析并做了相应的设计，提出了综合性能优化的JPEG2000编码系统。