延迟锁相环(Delay-Locked Loop,DLL)因具备时钟定位准确、抗抖动能力强、锁定速度快等优点,在各种时序系统中得到了广泛应用。随着内存技术向DDR3 SDRAM发展,存储控制器对时钟的偏差和抖动提出了更高的要求,同时也使得延迟锁相环在DDR3 SDRAM控制器系统应用领域中占有非常重要的地位。本文在深入研究DDR3 SDRAM控制器和延迟锁相环理论的基础上,基于0.13μm CMOS工艺,全定制设计并实现了一款应用于DDR3 SDRAM控制器、工作频率分别为400MHz、533MHz、666.5MHz和800MHz下的延迟锁相环。HSPICE版图后模拟结果表明该延迟锁相环功能正确,性能良好,各项电路参数均达到了设计要求。本文的研究工作和创新之处主要包括:1.基于0.13μm CMOS工艺,采用全定制设计方法实现了一款32相,在400MHz、533MHz、666.5MHz及800MHz频率下工作的压控延迟线,在该延迟线中采用了改进的差分压控延迟单元,改善了压控延迟线的性能。DLL的版图面积0.0819mm2、功耗27.3mW,HSPICE仿真结果表明该设计功能正确,性能良好,可以满足DDR3 SDRAM控制器多相时钟产生的要求。2.结合传统鉴相器和二进制鉴相器特点,设计了一款改进的鉴相器电路。该鉴相器具有理想线性鉴相器的优点,较好地解决了由于电荷泵开关切换带来的死区问题,改善了DLL的性能。3.研究了数模混合电路的版图设计技术,在模拟电路版图设计中采用精确匹配和保护设计等措施,有效减少了各种噪声的干扰,提高了电路的性能。