多址技术作为历代通信技术的核心力量之一,为其发展变革提供了关键性支持。在第五代移动通信系统(the 5th Generation Mobile Wireless System,5G)的演进中,大规模用户接入和“Gbps”的链路传输速率被列为区别于传统通信技术的最重要考核指标,从而对多址技术的发展提出了新的挑战。为解决这一技术瓶颈,非正交多址技术在近年来被广泛高频次的提出,其中最具代表性的技术类别包括基于连续干扰消除(Successive Interference Cancellation,SIC)的非正交多址技术(Non-Orthogonal Multiple Access,NOMA)、图样分割多址技术(Pattern Division Multiple Access,PDMA)、基于Turbo码的交织分割多址技术(Interleaving Division Multiple Access,IDMA)、以及以低密度奇偶检验码(Low-Density Parity-Check Code,LDPC)为类比基础的稀疏码分多址技术(Sparse Code Multiple Access,SCMA)。稀疏码分多址技术由于使用了多用户检测(Multiple User Detection,MUD)技术,使得它相较于其他类别的非正交多址技术,拥有复杂度低以及与下一代通信协议兼容性好等诸多方面的优越性,从而在诸多非正交多址方案中脱颖而出,得到更多的研究关注。然而,稀疏码分多址技术想要应用到将来的通信系统中,仍需解决一系列的问题,其主要问题涵盖的算法的简化以及硬件架构的高效实现。于是,本文以稀疏码分多址技术作为研究目标,针对固有算法的改进和硬件架构的实现及优化作出相应工作。在算法改进层面,我们针对发送、检测、码本设计等各方面都作出了相应优化。1)针对发送端我们提出了交错叠加发送方案以及基于设计模板的二维图样发送方案。稀疏码分多址技术其在发送时以各用户的码字为基础叠加为较少的发送字符再通过正交频分复用技术(Orthogonal Frequency Division Multiplexing,OFDM)分立传输,这样会导致在同一子载波上的用户信息收到相同随机噪声的干扰,影响检测端的检测精度。交错叠加方案则在原发送基础上,以可恢复的随机性打乱用户信息的叠加方式,使得同一用户信息出现在不同的子载波上,从而受到不同程度随机干扰源的影响,再后续检测时利用中心极限的方式降低这一干扰。除此以外,本文也建设性的提出以二维图样的形式传递一维的系数码分多址码字,其采用基于二阶微分算子的图像修描技术以及基于卷积神经网络图像训练为主要手段,将基于最大后验概率的消息传递算法以图像解码的形式实现,以此方式降低了原算法对信道估计的过分依赖,并提高了解码的准确性。2)针对检测端,对原基于最大后验概率的消息传递算法,作出系列利于硬件实现的算法近似和算法优化,并有着极小的性能损失。其具体的优化细节包括随机计算、对数域近似、初始条件概率的一阶和二阶模值近似、正则近似等诸多手段,使得算法复杂度有着较大程度的缩减。除此之外,实现了极化码与稀疏码分多址技术的联合检测译码(Joint Detection and Decoding,JDD),进一步降低系统检测译码复杂度。3)针对稀疏码分多址技术的大规模码本设计,我们也作出了相应的低复杂改进。其具体细节包括类比于LDPC的准循环生成矩阵构造,以及简化的基于母星座等间距旋转的分步式码本设计。相比于传统的码本设计方案,避免了复数乘法运算,星座映射和星座重排等多个设计大规模运算的环节,极大降低了码本设计的复杂度,为大规模系数码分多址技术的实现提供了有力技术支持,与此同时形成的性能损失则为系统可承受的范围。在硬件实现上,我们给出了针对稀疏码分多址技术的通用检测器架构,并在此基础上针对上述的各种算法简化和检测优化策略作出相应调整,得到系列适用于不同场景的稀疏码分多址检测器架构。针对不同的检测算法,其基本的通用检测器架构可分为确定域检测器、随机域检测器、以及针对二维构造的图像检测器。1)确定域检测器架构利用大规模集成电路(Very Large Scale Integration,VLSI)设计的相关技术,对检测算法的时序和基本环路作出相关分析,在时序优化的基础上提出了从“步”级架构到“阶段”级架构的转变,使得流水线处理的效率得到大幅度提升。另一方面则对确定域检测算法中的所有环路作出筛选计算,分析得出最短环路,以确定最高时钟频率,并为折叠技术的引入提供了最大折叠因子的信息,在这一分析基础上,我们以最大折叠因子对原确定域检测器架构进行了“分步式”折叠,得到硬件效率较高的折叠式确定域检测器架构。在此基础上,结合初始条件概率简化、对数域近似、缩减树等方案,对硬件架构的复杂度作出更进一步的精简,得到工程适应性较好的确定域通用检测器。2)随机域检测器则基于消息传递算法的随机域近似加以实现,其以比特流中0和1的数目来传递条件概率,并对这些条件进行综合计算来实现最后的译码操作,因为在处理中只需要对1比特的信息进行操作,从而可以通过极为简单的与门、非门和或门等门级电路实现,可以极大简化电路结构,在功耗限制的特殊场景中可发挥重要作用,与此同时其计算精度亦可通过比特流的长度加以控制。3)二维构造的图像检测器则基于稀疏码分多址技术的二维图样构造,其结构主要包含二维映射器、卷积神经网络、总变分的图像滤波器等。利用对随机生成的信号的筛检和学习训练,得到卷积神经网络适用于不同噪声系数的网络参数,并以此参数设计硬件结构中的基础单元。总变分的图像滤波器则在图像解码之前对其进行去随机性的降噪处理,利用半格点的差分方式实现最大梯度的降噪滤波,进一步提高解码的可靠性。本文还针对以上不同的硬件结构做出了优劣势以及适用场景的分析,并最后以专用集成电路(Application Specific Integrated Circuit,ASIC)的方式加以实现,所采用的技术为互补金属氧化物导体(Complementary Metal Oxide Semiconductor,CMOS)45nm技术,并对硬件的占用面积,最高吞吐、最大延时、最高时钟频率、功耗的诸多参数进行了综合对比分析。