基于高速高精度流水线ADC对采样保持电路(S/H)的需求,本文提出了一种8bit 50Msps的采样保持电路设计。对其中的重要模块,包括采样开关、采样保持放大器、时钟控制电路和电压基准源等进行了详细的讨论和研究。采样保持电路中应用了电容底极板采样技术和特殊的时钟控制电路来消除电荷注入效应对采样精度的影响。在采样开关中应用了虚拟开关技术来消除时钟馈通效应对采样精度的影响。采用带有采样保持放大器的电路结构有助于改善采样电路的信噪比和线性度。整个设计都是基于CSMC 0.5μm 2P3M混合信号工艺实现的,包括电路图仿真和版图设计。在版图设计中为了减少器件之间的失配,应用了共心法,根器件法,虚拟器件法等多种版图的匹配优化技术。经仿真分析,放大器的直流增益为81.35dB;采样开关的建立时间不超过2ns;开关的导通电阻小于505Ω,关断电阻大于400GΩ;在达到8bit的LSB/2精度时,整个采样保持电路的建立时间为9.1ns,即达到50Msps以上。各项指标在所有corner下都已达到设计要求。参数提取后仿真结果与前仿真结果相近,达到设计要求。