如今,集成电路产业飞速发展,IC产品变得功能多、速度快、功耗低、封装微型化的同时,问题也随之而来:第一,IC功能增多,一个芯片往往集成了数百万至数千万不止的元器件,引脚数目增多,集成度增高;第二,封装技术复杂化、微型化致使每个单元之间的连线越加狭窄,引脚间越加细密。这些无疑都增加了IC测试的时间、功耗与难度,降低了芯片物理访问性。传统基于物理接触的测试技术根本无法跟上IC发展的步调,IC测试遭遇瓶颈。在此背景下,可测性设计方法被提出,并以其简捷、自动化的特点高效的克服了上述问题,被迅速推广应用于各个领域。本文的主要工作是采用IEEE1149.1标准实现针对数字电路的边界扫描自测试结构的设计。通过一个16位状态机的边界扫描控制器协调控制各个测试存取通道和各类寄存器模块,实现测试向量的加载、移位、更新、测试响应的捕获。最后将测试控制电路、被测电路、测试分析电路整体下载至开发板,实施对电路故障的诊断,达到自测试的目的。设计中采用LFSR生成一系列二进制伪随机数作为测试生成向量,用于有效测试向量的提取。本文在QuartusII设计软件环境下,采用Verilog编写实现边界扫描测试各部分电路的功能,最终由FPGA进行整体设计的实现。