随着集成电路的不断发展,物联网技术的兴起,高性能、低成本的SOC已成为集成电路设计的重点。锁相环作为SOC主要的时钟产生器,它的设计已变得非常关键。本文致力于为某款DSP芯片提供时钟产生器,用于DSP芯片时钟系统,为DSP芯片提供稳定和精准的时钟信号。　　 本文首先介绍了锁相环的结构和理论,重点分析了电荷泵锁相环的组成原理,并详细分析了电荷泵锁相环中各个模块的功能、数学模型和传输函数,这些模块包括鉴频鉴相器、电荷泵、环路滤波器、压控振荡器和分频器。在这些基础上,从系统角度对锁相环路建模,建立传输函数,观察零极点分布,分析频率响应以及噪声的影响。根据电荷泵锁相环的理论,对电荷泵锁相环建立了Verilog-A模型,在行为级上实现了电荷泵锁相环的功能。　　 在锁相环电路的具体实现中,本文重点讨论了传统结构锁相环功能模块的不足之处,并提出了相应的改进方案,主要有三个创新点,一是提出了带开关加速功能且充放电电流可调的电荷泵,二是提出了带RS触发器的差分延迟单元,三是将单一分频系数分频器转换为可编程分频器。传统鉴频鉴相器存在死区,本文设计的动态鉴频鉴相器消除了死区,减少了盲区范围,且在工作速度、面积和功耗方面都比传统鉴频鉴相器优越。传统电荷泵由于非理想因素的作用,性能降低,本文提出的带开关加速功能且充放电电流可调的电荷泵,不仅充放电电流更加匹配,且很好地抑制了电荷注入、时钟馈通、电荷共享效应,更适应了不同分频系数对电荷泵充放电电流的要求,补偿了工艺制造过程中不理想因素对电路造成的影响,有助于提高锁相环的稳定性和产品成品率。传统压控振荡器延迟单元的差动摆幅有限,本文提出了带RS触发器的差分延迟单元,在灵敏度、翻转速度、静态功耗及抗噪声性能方面有了提高。传统锁相环中采用的是固定分频系数的分频器,本文提出了可编程分频器,分频系数可编程,为2～16中的任意值,使锁相环可为DSP芯片提供不同的时钟频率。　　 在版图设计中,采用SMIC0.18μm CMOS Mix-Mode1P4M工艺,1.8V电源供电,整体版图面积为168μm×160μm。　　 在Cadence环境中,用spectre软件仿真,结果表明,电荷泵锁相环可实现10MHz～160MHz的捕获范围,在压控振荡器的输出频率为160MHz时,环路的锁定时间为4μs,功耗为1.368mW,抖动为70ps,可以完全满足DSP、CPU以及SOC对片内高性能时钟信号的要求。