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随着数字视频技术以及计算机通信技术的迅速发展,视频通信成为了当今的研究重点。在进行视频信号存储传输时,视频编解码算法的选取尤为重要。在对视频信号图像分辨率的要求不断提升的同时,人们对视频解码的实时性也有着很高的要求。因此,设计H.264的实时解码器十分关键,为了实现这一目标。选择FPGA来完成的视频图像解码器的设计实现。首先,本文阐述了视频编解码标准的发展历程以及H.264的解码流程。在深入分析H.264解码流程的基础上,将解码器划分为熵解码器、变换系数解码器、预测数据解码器、块滤波器几大功能模块。其次,重点对熵解码器进行设计优化,提出了一种基于预测结构的双幅值熵解码实现结构。此外,对熵解码器中使用频率很高的前一检测器进行优化,提出了一种非均衡优先前一检测器实现结构。实验结果表明相对传统的实现方式,这种双幅值熵解码器可以缩减26%的运算时间。然后,分别完成了变换系数解码器、预测器、块滤波器的设计实现。变换系数解码器的设计采用了可重构结构实现方式,预测器由帧内预测和帧间预测两部分组成,针对块滤波器实现采用了五级流水的方式。接着,设计了位流缓存器来降低解码器从外部存储器读入数据的频率。此外,针对语法元素解析,采用将复杂状态机分解成子状态机的实现方式。设计了位流分解状态机,该方式不仅可以简化设计流程还可降低解码器功耗的34%。最后,在XC500VFX200t平台上使用ISE13.2自带的综合工具对解码器进行综合仿真。解码器的实现需要占用FPGA约5%的寄存器资源、21%左右的查找表资源、最大动态功耗为157mW、数据吞吐率为960K、最高运行频率为216MHz。将整个解码器置于50MHz的工作条件下进行分析,结果表明,解码一个宏块需要577个时钟周期。对于4CIF(704*576@30fps)格式的H.264Baseline级别视频数据,只需工作在27.4MHz频率下即可完成实时解码。综合分析结果表明,本设计实现能够完全满足H.264Baseline的实时解码需求。