在SOC的设计中,数字逻辑电路的规模越来越大,现在平均门数已经在百万门以上,在如此大规模电路的设计中功能验证已经成为IC设计的一个瓶颈,所以设计团队不得不用50%~70%的时间去进行功能验证,如此多的时间已经超过了进行新代码开发的时间。而且随着规模的越来越大,其验证的难度也会成指数增长,如果规模增加一倍,那么验证的难度就会是原难度的四倍。尽管耗去大量的时间和人力,仍然会有一些边缘情况没有覆盖到,这样就导致了芯片流片的不成功。于是业界提出了受限随机矢量生成验证方法学,即在满足条件约束的情况下随机产生验证矢量。本文通过对DMC在SPECMAN-E的环境下的验证的介绍,对受限随机矢量验证方法学进行了探索。在本文中描述了使用E语言结合Verilog语言验证的整个过程,首先根据DUT的规范制定出验证计划和验证覆盖率的目标,画出验证环境结构图,接着使用E语言和Verilog语言对验证环境进行编程,产生激励和约束条件。最后对发现的错误进行纠错,同时对功能覆盖率和代码覆盖率进行收集。最后对使用SPECMAN_E的优越性进行总结,对验证方法学发展进行了展望。